近年來(lái)，多核微處理器與存儲(chǔ)器之間處理速度差日益增大，也就是通常所說(shuō)的“存儲(chǔ)墻”問(wèn)題，已經(jīng)成為計(jì)算機(jī)性能提升的關(guān)鍵瓶頸。多核CPU與單一主存儲(chǔ)器已成為主要流行的計(jì)算機(jī)系統(tǒng)架構(gòu)，因此對(duì)于存儲(chǔ)器來(lái)說(shuō)，提供一種穩(wěn)定提高計(jì)算機(jī)性能的方法顯得非常重要。

　　為了提高主存帶寬、降低時(shí)延，在過(guò)去的十年中，存儲(chǔ)器的時(shí)鐘頻率得到了很大的提升。但是，存儲(chǔ)器性能的發(fā)揮仍然受限于應(yīng)用程序的訪存模式。在系統(tǒng)中存儲(chǔ)器與處理器之間交換通信數(shù)據(jù)的重要橋梁就是存儲(chǔ)控制器，它的高效實(shí)現(xiàn)與否直接決定了存儲(chǔ)器能否充分發(fā)揮自身的性能。而其實(shí)現(xiàn)高效能發(fā)揮的重要基礎(chǔ)正是具體的訪存調(diào)度策略。