首選我們來(lái)聊聊時(shí)序邏輯中最基礎(chǔ)的部分D觸發(fā)器的同步異步，同步復(fù)位即復(fù)位信號(hào)隨系統(tǒng)時(shí)鐘的邊沿觸發(fā)起作用，異步復(fù)位即復(fù)位信號(hào)不隨系統(tǒng)時(shí)鐘的邊沿觸發(fā)起作用，置數(shù)同理，rst_n表示低電平復(fù)位，我們都知道D觸發(fā)器是一個(gè)具有異步復(fù)位異步置數(shù)的器件，那么怎么樣Verilog來(lái)具體描述這個(gè)器件呢，接下來(lái)我們就來(lái)看一下，

D觸發(fā)器的幾種表示形式同步復(fù)位

異步復(fù)位

異步置數(shù)，同步置數(shù)。

異步復(fù)位，異步置數(shù)

同步異步無(wú)非就是一個(gè)是否受系統(tǒng)時(shí)鐘邊沿觸發(fā)，如果想要異步就直接加一個(gè)敏感信號(hào)就好了。不過(guò)一般工程中的書寫形式就是異步復(fù)位，不過(guò)這種設(shè)計(jì)方法也有弊端，原因就是時(shí)序邏輯的冒險(xiǎn)與競(jìng)爭(zhēng)的問題。

異步復(fù)位、同步釋放

如下圖可以看到異步復(fù)位的結(jié)構(gòu)圖，D觸發(fā)器是復(fù)位優(yōu)先級(jí)高于clk優(yōu)先級(jí)，所以采用通異步復(fù)位的方法，但是異步復(fù)位D觸發(fā)器存在競(jìng)爭(zhēng)與冒險(xiǎn)，比如當(dāng)clk的上升沿和rst_n的下降沿同時(shí)來(lái)臨的時(shí)候這時(shí)候系統(tǒng)應(yīng)該聽誰(shuí)的，同樣當(dāng)clk的上升沿和rst_n的上升沿同時(shí)來(lái)臨的時(shí)候容易使寄存器出現(xiàn)亞穩(wěn)態(tài)。

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)引時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。這時(shí)系統(tǒng)是處于極不穩(wěn)定的狀態(tài)，這也是我們需要考慮的。

有人說(shuō)既然異步復(fù)位會(huì)出現(xiàn)冒險(xiǎn)競(jìng)爭(zhēng)那我們使用同步復(fù)位不就行了，我們來(lái)看看同步復(fù)位的邏輯結(jié)構(gòu)圖，同步復(fù)位雖然解決了當(dāng)clk的邊沿來(lái)臨的時(shí)候rst_n的邊沿也正好來(lái)臨所出現(xiàn)的冒險(xiǎn)與競(jìng)爭(zhēng)，但是從綜合的電路上可以看出，多了一個(gè)組合邏輯，選擇器（MUX），可想而知如果所有的寄存器復(fù)位都是這樣，那會(huì)多浪費(fèi)多少資源。那么這樣就沒有辦法再解決了嗎？答案是有的，一位前輩曾經(jīng)說(shuō)過(guò)，從正確到完美的道路是十分艱辛的，我們?yōu)榱俗非笸昝溃氘惒綇?fù)位、同步釋放機(jī)制，即解決了同步復(fù)位浪費(fèi)資源問題，又解決了異步復(fù)位帶來(lái)的亞穩(wěn)態(tài)。

這是復(fù)位信號(hào)同步化代碼，系統(tǒng)時(shí)鐘不變化，還是采用異步復(fù)位的方法，但是當(dāng)復(fù)位信號(hào)操作時(shí)會(huì)進(jìn)入一個(gè)同步寄存器，使得復(fù)位信號(hào)同步化，這樣既避免了異步復(fù)位的冒險(xiǎn)與競(jìng)爭(zhēng)，又避免了同步復(fù)位耗費(fèi)太多資源。只需要將復(fù)位信號(hào)同步化編寫成獨(dú)立模塊，然后頂層例化就好了。系統(tǒng)時(shí)鐘信號(hào)不變化。

上電延時(shí)

開發(fā)板接通電源后會(huì)有一小段不穩(wěn)定的狀態(tài)，在比較大的工程中，邏輯資源利用的比較多的情況下，如果加上電源后直接進(jìn)行復(fù)位操作，同樣會(huì)使寄存器不穩(wěn)定，所以，類似于按鍵消抖的方法，我們也給板子加電源后延時(shí)50ms，當(dāng)系統(tǒng)穩(wěn)定后在進(jìn)行復(fù)位操作，再看bingo的書時(shí)，他是將這兩個(gè)個(gè)分成兩個(gè)模塊然后實(shí)例化到一起，但為了提高代碼的可移植性，我將異步復(fù)位同步釋放和上電延時(shí)50ms寫在一個(gè)模塊。具體實(shí)現(xiàn)如下。

對(duì)于較小的工程，進(jìn)行這些操作與否也就無(wú)可厚非，如果對(duì)于一個(gè)項(xiàng)目，需要要求必須盡善盡美，FPGA的優(yōu)勢(shì)便是數(shù)字信號(hào)處理，速度快，我們?cè)诒３炙俣鹊那疤嵯?，還需要使其準(zhǔn)確率也提高，盡量占用少量的資源。這樣異步復(fù)位，同步釋放的機(jī)制就體現(xiàn)出來(lái)了。