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下一代定制設(shè)計平臺可將設(shè)計人員工作效率提高5倍

PCB線路板打樣 ? 來源:LONG ? 2019-08-08 15:40 ? 次閱讀
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加利福尼亞州圣何塞 , Dec。 1,2015 /PRNewswire/- 凱德斯設(shè)計系統(tǒng)公司(納斯達(dá)克股票代碼:CDNS)今天宣布推出新的Virtuoso?Advanced-Node平臺,該平臺可用于所有先進(jìn)的10nm FinFET設(shè)計。這種下一代定制設(shè)計平臺可將設(shè)計人員的工作效率提高5倍,并為新興的7nm技術(shù)提供初始支持。

為了應(yīng)對高級節(jié)點(diǎn)FinFET設(shè)計帶來的挑戰(zhàn),Cadence?Virtuoso高級節(jié)點(diǎn)平臺的創(chuàng)新功能使設(shè)計人員能夠更好地管理復(fù)雜性和過程效果。關(guān)鍵功能包括:

多圖案化和顏色感知布局:支持四個以上的多圖案層進(jìn)行設(shè)計分解,使用戶可以更高效地工作通過訪問各種著色選項(xiàng)

電感設(shè)計(EAD):允許設(shè)計人員在設(shè)計周期中解決寄生和電遷移(EM)效應(yīng),而不是等到設(shè)計完成,從而將設(shè)計周期時間縮短了30%

基于模塊生成器(ModGen)的設(shè)備陣列流程:支持陣列內(nèi)路由,大大減少了設(shè)計迭代次數(shù)并將設(shè)計人員的工作效率提高多達(dá)25倍

10nm自定義布線:支持新的設(shè)計規(guī)則,大大簡化了布局創(chuàng)建,并最大限度地減少了在10nm工藝設(shè)計時普遍存在的著色誤差

設(shè)計中的物理驗(yàn)證系統(tǒng)(iPVS):使布局工程師能夠即時檢測和f正在實(shí)施設(shè)計時出現(xiàn)ix錯誤,這可以大大減少設(shè)計規(guī)則錯誤,同時將整體設(shè)計人員的工作效率提高多達(dá)15%

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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