傳統(tǒng)接口將互連速度限制在250 MHz以下，印制板互連長(zhǎng)度大約為5 in。設(shè)計(jì)人員越來越多地轉(zhuǎn)向源同步互連這證明了在5米或更大距離處的傳輸速率為10億轉(zhuǎn)換/秒。

存在幾個(gè)源同步技術(shù)的例子。它們的實(shí)現(xiàn)會(huì)影響設(shè)計(jì)復(fù)雜性和整體性能在內(nèi)存子系統(tǒng)中，主要的例子包括雙數(shù)據(jù)速率（DDR）SRAM，DDR同步DRAM（SDRAM），同步圖形RAM和Direct Rambus DRAM。

對(duì)于網(wǎng)絡(luò)和I/O，示例包括可擴(kuò)展的相干接口（SCI），Silicon GraphicsCrayLink和高性能并行接口（HIPPI）-6400-PH。

以下案例研究回顧了實(shí)際的源同步鏈路技術(shù)涉及互連的信號(hào)完整性和所需的接口邏輯。該案例研究還比較了ASIC和線路實(shí)現(xiàn)級(jí)別的同步和源同步互連之間的設(shè)計(jì)權(quán)衡。

源同步接口

使用源同步接口，從發(fā)送器到接收器的數(shù)據(jù)和時(shí)鐘傳輸，以及接收器接口使用時(shí)鐘鎖存伴隨數(shù)據(jù)。與傳統(tǒng)的同步接口相比，源同步接口具有許多優(yōu)勢(shì)。芯片之間的飛行時(shí)間和系統(tǒng)級(jí)時(shí)鐘偏差限制了標(biāo)準(zhǔn)同步接口芯片之間的總線時(shí)鐘頻率。同時(shí)，IC封裝的可實(shí)現(xiàn)引腳數(shù)量并未隨著時(shí)間的推移而顯著增加。

源同步接口消除了IC之間互連的飛行時(shí)間限制，并且不需要受控的時(shí)鐘偏差。源同步接口的另一個(gè)優(yōu)點(diǎn)是顯著增加了I/O頻率。隨著每個(gè)I/O驅(qū)動(dòng)器的帶寬增加，每個(gè)接口的引腳數(shù)量更好地匹配可用IC封裝技術(shù)的功能。 I/O驅(qū)動(dòng)器頻率可達(dá)到核心邏輯頻率的5到10倍。

但是，源同步接口會(huì)帶來新的設(shè)計(jì)分析挑戰(zhàn)。接口延遲不一定是可預(yù)測(cè)的;如果您的設(shè)計(jì)需要可預(yù)測(cè)的延遲，整體接口延遲會(huì)增加。 I/O速度的提高需要更強(qiáng)大的IC封裝電氣性能。由于I/O頻率可能遠(yuǎn)高于核心邏輯的I/O頻率，因此I/O接口邏輯復(fù)雜性必須增加以處理倍頻。數(shù)據(jù)位到位時(shí)序偏差和“眼圖”定義了整個(gè)鏈路操作頻率，而您之前可能忽略了這些影響。

實(shí)現(xiàn)接口

DDR接口在時(shí)鐘的兩個(gè)邊沿或“選通”傳輸數(shù)據(jù)。這些類型的接口提供了一種直接的方法來增加各種存儲(chǔ)器子系統(tǒng)的帶寬，例如2級(jí)和3級(jí)高速緩存，主存儲(chǔ)器和幀緩沖存儲(chǔ)器，并構(gòu)建在上一代單數(shù)據(jù)速率接口的基礎(chǔ)之上。然而，權(quán)衡取舍通常是一個(gè)更復(fù)雜的接口代理RAM端口，由于數(shù)據(jù)接收的異步性質(zhì)，延遲預(yù)測(cè)變得更加困難。

當(dāng)前的標(biāo)準(zhǔn)DDR SDRAM包括地址/控制接口和數(shù)據(jù)接口。讀數(shù)和的數(shù)據(jù)傳輸在DQS（數(shù)據(jù)I/O）雙向選通的兩個(gè)邊沿上寫入。地址和控制信號(hào)以數(shù)據(jù)頻率的一半發(fā)送，并僅在發(fā)送時(shí)鐘的上升沿鎖存。一些設(shè)計(jì)問題使該界面的分析變得復(fù)雜。任何時(shí)序偏差或不確定性，例如CLK和DQS上的脈沖寬度失真和抖動(dòng)，都會(huì)導(dǎo)致SDRAM輸入和存儲(chǔ)器代理IC的同步觸發(fā)器出現(xiàn)數(shù)據(jù)和地址時(shí)序問題。 DQS的雙向和隨機(jī)性質(zhì)進(jìn)一步惡化了其抖動(dòng)分量。相反，CLK信號(hào)是單向的并且具有恒定的頻率。

對(duì)于該接口，數(shù)據(jù)和DQS同步和同相退出SDRAM。您必須延遲DQS以在同步觸發(fā)器處創(chuàng)建數(shù)據(jù)建立和保持時(shí)間。可能的延遲技術(shù)包括在接口代理內(nèi)使用數(shù)字延遲鎖定環(huán)（DLL）或PLL或使用印刷電路板蝕刻延遲線。所有這些技術(shù)都有效，但沒有一個(gè)是靈活的;一旦實(shí)施了這些技術(shù)，它們就會(huì)將接口鎖定在工作頻率范圍內(nèi)。此外，對(duì)于需要多個(gè)SDRAM的設(shè)計(jì)，DLL或PLL可能是板空間禁止的。每個(gè)SDRAM在接口代理IC上都需要兩個(gè)DLL或PLL。

DDR SDRAM的目標(biāo)數(shù)據(jù)速率為250 Mbps或更高，轉(zhuǎn)換為超過125 MHz的時(shí)鐘頻率。在這些速度下，端接不良或未端接的線路表現(xiàn)出信號(hào)完整性效應(yīng)，增加了穩(wěn)定時(shí)間。接近調(diào)諧諧振或時(shí)鐘頻率的四分之一和半波長(zhǎng)的線是導(dǎo)致端接不良線路的穩(wěn)定時(shí)間抖動(dòng)的關(guān)鍵因素。對(duì)于125-MHz DDR SDRAM，250-Mbps數(shù)據(jù)線的FR4帶狀線蝕刻中的調(diào)諧諧振長(zhǎng)度分別為5.71和11.43英寸，不考慮封裝延遲。在這些長(zhǎng)度上，驅(qū)動(dòng)器和接收器反射疊加在下一個(gè)數(shù)據(jù)位的上升沿和下降沿，改變測(cè)量的上升沿和下降沿建立時(shí)間。

另一個(gè)建立時(shí)間抖動(dòng)的例子是一個(gè)不穩(wěn)定到V OH （輸出高電壓）或V OL 的信號(hào)在下一次轉(zhuǎn)換發(fā)生之前（輸出低電壓）。這些影響是眼圖，或“符號(hào)間干擾”（圖6a）。隨著線路長(zhǎng)度和拓?fù)渥兊酶訌?fù)雜，網(wǎng)絡(luò)終端對(duì)于限制抖動(dòng)及其影響至關(guān)重要。什么是“眼睛”？例如，200MHz數(shù)據(jù)總線的最大數(shù)據(jù)切換速率為每5納秒1位?？匆幌陆邮掌鬏斎攵说臅r(shí)域電壓，你可以看到上升沿和下降沿有高點(diǎn)和低點(diǎn)。

現(xiàn)在，取10個(gè)nsec的時(shí)域片段，然后取出那些5納秒的分區(qū)，并將它們堆成一副卡片。邊緣交叉，端部是直流高壓和低壓。在上升沿和下降沿之間以及最高的低和最低高度之間不存在信號(hào)跡線的區(qū)域是眼睛。如果放置時(shí)鐘邊沿使其在中間上升，則可以鎖定已建立的數(shù)據(jù)，假設(shè)時(shí)鐘前的上升/下降沿滿足設(shè)置時(shí)間并且后續(xù)邊沿滿足保持時(shí)間。端接線增加了眼圖尺寸，從而增加了設(shè)置和保持時(shí)間，使您的界面更可靠地運(yùn)行并使您能夠提高其速度。

DDR-SDRAM設(shè)計(jì)分析

接口設(shè)計(jì)分析包括信號(hào)質(zhì)量，接口時(shí)序和接口同步。信號(hào)線拓?fù)浣Y(jié)構(gòu)，印刷電路板布線和結(jié)構(gòu)以及IC封裝電寄生效應(yīng)都會(huì)影響信號(hào)質(zhì)量。使用偽隨機(jī)碼型序列，您可以表征給定信號(hào)拓?fù)涞倪^沖，眼圖抖動(dòng)和眼圖閉合。

您可以通過檢查工作頻率目標(biāo)來確定適當(dāng)?shù)木€路終端。 DDR-SDRAM接口不適用于并行數(shù)據(jù)總線終端，因?yàn)樗请p向的。串聯(lián)端接，理想情況是在驅(qū)動(dòng)器內(nèi)，以消除印刷電路板上的單獨(dú)無源元件，是一種更合適的方案。但是，串聯(lián)輸出電阻的容差限制了驅(qū)動(dòng)器內(nèi)串聯(lián)端接的有效性。典型工藝限制為±22％，比分立電阻的工藝變化具有更寬的容差。隨著未來I/O緩沖器的運(yùn)行速度增加到500 Mbps以上，串聯(lián)電阻器容差將成為眼圖抖動(dòng)和閉合的有力定義。

三個(gè)主要路徑需要分析接口，這些路徑中的每一個(gè)進(jìn)一步分為三個(gè)部分。每個(gè)定時(shí)路徑包含發(fā)送器，互連和接收器定時(shí)組件。發(fā)送器定時(shí)包括發(fā)送IC內(nèi)的定時(shí)抖動(dòng)和偏移的所有可能組件，這些組件將從接收IC內(nèi)的同步鎖存器中的設(shè)置或保持中減去?；ミB定時(shí)包括信號(hào)走線的所有抖動(dòng)和偏移分量，接收器定時(shí)包括接收IC本身內(nèi)的這些相同元件。

時(shí)序分析的目標(biāo)是使用所有最壞情況效果的總和來實(shí)現(xiàn)非負(fù)建立和保持邊距。如果強(qiáng)大的系統(tǒng)級(jí)錯(cuò)誤檢測(cè)和糾正允許偶爾的位錯(cuò)誤，您可以采用統(tǒng)計(jì)時(shí)序分析。對(duì)于DDR-SDRAM時(shí)序，請(qǐng)注意數(shù)據(jù)寫入，數(shù)據(jù)讀取和地址信號(hào)路徑。由于這些信號(hào)的雙邊沿鎖存和高速特性，穩(wěn)健的數(shù)據(jù)定時(shí)通常是最難實(shí)現(xiàn)的。良好的驅(qū)動(dòng)器設(shè)計(jì)和適當(dāng)?shù)男盘?hào)拓?fù)渫ǔ？梢越鉀Q具有挑戰(zhàn)性的多負(fù)載地址總線時(shí)序問題。

以下設(shè)計(jì)實(shí)例中的存儲(chǔ)器控制器ASIC的發(fā)送器時(shí)序參數(shù)來自TriCN Associates所做的設(shè)計(jì)Nvidia（www.nvidia.com），修改為保護(hù)帶結(jié)果。 DDR-SDRAM數(shù)據(jù)來自多個(gè)DRAM供應(yīng)商的規(guī)格和Spice模型;表2，表3和表4報(bào)告了最壞情況的結(jié)果?；ミB時(shí)序參數(shù)是使用多個(gè)SDRAM供應(yīng)商和一個(gè)存儲(chǔ)器控制器ASIC作為基準(zhǔn)的所有時(shí)序路徑的最壞情況分析的結(jié)果。

結(jié)果合并為最壞情況的時(shí)序分析通過ASIC和SDRAM驅(qū)動(dòng)接口來建立和保持?jǐn)?shù)據(jù)。使用更快的SDRAM可以提高接口的時(shí)序余量，但是這一分析表明，任何SDRAM供應(yīng)商都可以提供滿足工作頻率目標(biāo)的DDR接口。表2，表3和表4中的所有建立和保持時(shí)序數(shù)據(jù)來自提取的印刷電路板布局，然后使用3西格瑪誤差范圍在Spice中進(jìn)行仿真。

數(shù)據(jù)寫入時(shí)序

寫時(shí)序包括接口代理輸出驅(qū)動(dòng)時(shí)序，互連時(shí)序和DDR-SDRAM輸入 - 接收時(shí)序。接口代理必須最小化數(shù)據(jù)位（DQ）和選通之間的整體偏移和抖動(dòng)。偏移分量來自觸發(fā)器，邊界掃描分量和輸出驅(qū)動(dòng)器中的CLK到數(shù)據(jù)和t PD 延遲（傳播延遲）差異。抖動(dòng)可能來自PLL或振蕩器，也可能來自核心和輸出切換事件導(dǎo)致的電源交流波動(dòng)。

互連定時(shí)組件源于印刷電路板和封裝中數(shù)據(jù)線之間的走線長(zhǎng)度和介電常數(shù)差異。如果使用延遲線推出選通脈沖，則由于在所有制造公差范圍內(nèi)的介電常數(shù)變化，會(huì)發(fā)生選通中心錯(cuò)誤?；ミB定時(shí)誤差的最后一個(gè)組成部分是數(shù)據(jù)和選通脈沖上的眼圖抖動(dòng)。此錯(cuò)誤源于端接或未端接線路上隨機(jī)模式序列的信號(hào)完整性變化。

數(shù)據(jù)讀取時(shí)序

讀取時(shí)序分為接口代理接收時(shí)序，互連時(shí)序和DDR-SDRAM輸出驅(qū)動(dòng)時(shí)序。 DDR-SDRAM數(shù)據(jù)輸出驅(qū)動(dòng)器相對(duì)于數(shù)據(jù)選通偏斜，您應(yīng)該使用DRAM供應(yīng)商提供的更準(zhǔn)確的數(shù)字替換此示例中的典型輸出偏移?；ミB定時(shí)組件的原因和分辨率與數(shù)據(jù)寫入時(shí)序相同。

接口代理必須最小化DQ和接收塊中選通之間的整體偏移和抖動(dòng)。偏移分量來自邊界掃描分量，輸入接收器和選通路由偏斜中的t PD 差異。鎖存觸發(fā)器的建立和保持時(shí)間直接影響時(shí)序預(yù)算，您也應(yīng)該最小化它們。

地址時(shí)序

地址時(shí)序與數(shù)據(jù)寫時(shí)序一樣，包括接口代理輸出驅(qū)動(dòng)時(shí)序，互連時(shí)序和DDR-SDRAM輸入 - 接收時(shí)序。接收器時(shí)序來自DDR-SDRAM供應(yīng)商。此示例對(duì)數(shù)據(jù)相對(duì)于CLK設(shè)置了2000-psec-setup-和1000-psec-保持時(shí)間要求。

在三個(gè)sigma條件下分析的所有路徑用于硅工藝，印刷電路板工藝，電壓，本案例研究中的溫度表明，您可以實(shí)現(xiàn)DDR-SDRAM接口，所有時(shí)序路徑的性能余量不低于7％。隨著DDR-SDRAM供應(yīng)商改進(jìn)輸入和輸出時(shí)序規(guī)范，該分析表明這些接口的性能將快速接近500 Mbps帶寬。