1、什么是同步邏輯和異步邏輯？

同步時序邏輯電路的特點：電路中所有的觸發(fā)器都是與同一個時鐘或者該時鐘的衍生時鐘驅(qū)動，而且當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下 一個時鐘脈沖的到來，此時無論外部輸入有無變化，寄存器狀態(tài)都是穩(wěn)定的。

異步時序邏輯電路的特點：電路中除了觸發(fā)器外，還可以有其延遲元器件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。

同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。

2、同步電路和異步電路的區(qū)別：

同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

3、時序設計的實質(zhì)：

電路設計的難點在時序設計，時序設計的實質(zhì)就是滿足每個信號的建立/保持時間的要求。

4、建立時間與保持時間的概念？

建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持穩(wěn)定的時間。
保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持穩(wěn)定的時間。

5、為什么觸發(fā)器要滿足建立時間和保持時間？

因為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在 0 和 1 之間變化，這時需要經(jīng)過一個恢復時間，其輸出才能穩(wěn)定。簡單的方式理解，就是時鐘采集數(shù)據(jù)時候需要在數(shù)據(jù)最穩(wěn)定的情況下進行采集。

6、什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)達到一個穩(wěn)定的狀態(tài)。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復時間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因為其輸入端的數(shù)據(jù)滿足其建立保持時間。兩級同步有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復時間 + 第二級觸發(fā)器的建立時間 <= 時鐘周期。更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。最保險的脈沖寬度是兩倍同步時鐘周期。 所以，這樣的同步電路對于從較慢的時鐘域來的異步信號進入較快的時鐘域比較有效。

7、系統(tǒng)最高速度計算（最快時鐘頻率）：

熟悉了建立時間、保持時間以及傳播延遲的基本概念，下面通過這三個基本參數(shù)來推導時鐘的最高頻率，對于同步時序邏輯電路，對時鐘激勵做出響應的開關事件是同時發(fā)生的，但是運行結(jié)果必須等到下一個時鐘翻轉(zhuǎn)時才能進入到下一級，也就說，只有在當前所有的計算都已經(jīng)完成了并且系統(tǒng)開始閑置的時候下一輪的操作才能開始，

因此，為了保證時序電路數(shù)據(jù)采集和處理的正確性，時鐘周期tCLK必須能容納電路中任何一級的最長延時。假設該組合邏輯的最長延時等于tLOGIC，那么時序電路正確工作要求的最小時鐘為：

tCLK = tCO+tLOGIC+tNET+tSU（公式1）

其中tNET為傳輸延遲，tCO 是寄存器固有的時鐘輸出延時，那么通過公式1很容易得到系統(tǒng)的最高頻率fMAX，常用表示：

fMAX = 1/tCLK （公式2）

我們假設寄存器的固有最小延時時間為tCOregister，那么為了保證時序電路正常工作，還需要如下的約束：

tCOregister + tLOGIC >= tHOLD （公式3）

這一約束保證了時序元件的輸入數(shù)據(jù)在時鐘邊沿之后能夠維持足夠長的時間，并且不會由于新來的數(shù)據(jù)流而過早的改變。

8、時序約束的概念和基本策略？

時序約束主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，是設計達到時序要求。

附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組， 對分組附加周期約束，然后對 FPGA/CPLD 輸入輸出 PAD附加偏移約束、對全組合邏輯 的PAD TOPAD 路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

9、約束的作用？

1：時序約束：提高設計的工作頻率，減少系統(tǒng)布局布線時間

2：獲得正確的時序分析報告；（靜態(tài)時序分析工具以約束作為判斷時序是否滿足設計要 求的標準，因此要求設計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序 報告）

3：電器約束：指定 FPGA/CPLD 的電氣標準和引腳位置。

10、FPGA 設計包括那些基本技能：

SOPC，高速串行 I/O，低功耗，可靠性，可測試性和設計驗證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA 設計也朝著高速、高度集成、 低功耗、高可靠性、高可測、可驗證性發(fā)展。隨著FPGA的應用越來越多，F(xiàn)PGA工程師在設計與驗證方面的要求也越來越高。