周期約束理論

首先來看什么是時(shí)序約束，泛泛來說，就是我們告訴軟件（Vivado、ISE等）從哪個(gè)pin輸入信號(hào)，輸入信號(hào)要延遲多長時(shí)間，時(shí)鐘周期是多少，讓軟件PAR（Place and Route）后的電路能夠滿足我們的要求。因此如果我們不加時(shí)序約束，軟件是無法得知我們的時(shí)鐘周期是多少，PAR后的結(jié)果是不會(huì)提示時(shí)序警告的。

周期約束就是告訴軟件我們的時(shí)鐘周期是多少，讓它PAR后要保證在這樣的時(shí)鐘周期內(nèi)時(shí)序不違規(guī)。大多數(shù)的約束都是周期約束，因?yàn)闀r(shí)序約束約的最多是時(shí)鐘。

在講具體的時(shí)序約束前，我們先介紹兩個(gè)概念，在下面的講解中，會(huì)多次用到：

? 發(fā)起端/發(fā)起寄存器/發(fā)起時(shí)鐘/發(fā)起沿：指的是產(chǎn)生數(shù)據(jù)的源端

? 接收端/接收寄存器/捕獲時(shí)鐘/捕獲沿：指的是接收數(shù)據(jù)的目的端

建立/保持時(shí)間

講時(shí)序約束，這兩個(gè)概念要首先介紹，因?yàn)槲覀冏鰰r(shí)序約束其實(shí)就是為了滿足建立/保持時(shí)間。

對(duì)于DFF的輸入而言，

? 在clk上升沿到來之前，數(shù)據(jù)提前一個(gè)最小時(shí)間量“預(yù)先準(zhǔn)備好”，這個(gè)最小時(shí)間量就是建立時(shí)間；

? 在clk上升沿來之后，數(shù)據(jù)必須保持一個(gè)最小時(shí)間量“不能變化”，這個(gè)最小時(shí)間量就是保持時(shí)間。

建立和保持時(shí)間是由器件特性決定了，當(dāng)我們決定了使用哪個(gè)FPGA，就意味著建立和保持時(shí)間也就確定了。Xilinx FPGA的setup time基本都在0.04ns的量級(jí)，hold time基本在0.2ns的量級(jí)，不同器件會(huì)有所差異，具體可以查對(duì)應(yīng)器件的DC and AC Switching Characteristics，下圖列出K7系列的建立保持時(shí)間。