（文章來源：cnBeta）

到2024年，美國(guó)數(shù)據(jù)中心市場(chǎng)營(yíng)收預(yù)計(jì)將超過 690 億美元。隨著越來越多的企業(yè)和個(gè)人依賴數(shù)據(jù)中心的日常使用，軟硬件的可靠性，將成為保持這些服務(wù)正常運(yùn)行的關(guān)鍵。實(shí)現(xiàn)這一方面的主要目標(biāo)，就是提高內(nèi)存的性能。好消息是，美光剛剛宣布已向特定合作伙伴出樣基于 DDR5 的 RDIMM 內(nèi)存。

作為 DDR4 后續(xù)產(chǎn)品，DDR5 意味著“第五代雙倍速率 SDRAM”，并且引入了重大的改進(jìn)。以同頻的 3200 MT/s 傳輸速率為例，DDR5 的有效帶寬較 DDR4 提升了 1.36 倍。在更高的數(shù)據(jù)傳輸速率（4800 MT/s）下，DDR5 的性能更是較 DDR4 提升了 1.87 倍。

在快速擴(kuò)張的數(shù)據(jù)和計(jì)算密集型應(yīng)用中，以及隨著處理器核心數(shù)量的爆發(fā)式增長(zhǎng)，當(dāng)前的 DRAM 技術(shù)已經(jīng)面臨嚴(yán)重的帶寬短缺。不過美光的最新一代 DDR5 DRAM 技術(shù)，能夠?qū)?nèi)存性能提升 85%，為應(yīng)對(duì)下一代服務(wù)器的工作負(fù)荷做好了充分的準(zhǔn)備。

在一眾新功能中，占空比調(diào)節(jié)器（DCA）電路可校正控制器接收的 DQ 和 DQS 信號(hào)中出現(xiàn)的小占空比。DQS 間隔振蕩器電路允許控制器監(jiān)視由于電壓和溫度的變化而導(dǎo)致的 DQS 時(shí)鐘延遲變化。輔以改進(jìn)的 READ 前置、命令和地址訓(xùn)練模式，芯片選擇、以及寫均衡訓(xùn)練模式。寫入均衡使得系統(tǒng)能夠補(bǔ)償每個(gè) DRAM 設(shè)備的 CK 路徑與 DW 和 DWS 路徑之間的模塊時(shí)序差異。借助專用寄存器來讀取訓(xùn)練模式，并且可獲取命令和地址、芯片選擇和 DQ 引腳內(nèi)的參考電壓。

現(xiàn)代數(shù)據(jù)中心還對(duì)存儲(chǔ)等部件的可靠性、可用性、可維護(hù)性（RAS）提出了更高的要求，但這顆通過 DDR5 的多項(xiàng)功能來實(shí)現(xiàn)，比如片上錯(cuò)誤校正碼（ECC）。

在從 DDR5 器件輸出數(shù)據(jù)之前，可先在 READ 命令期間執(zhí)行校正，以減輕系統(tǒng)的錯(cuò)誤校正負(fù)擔(dān)。設(shè)計(jì)伊始，DDR5 就已經(jīng)考慮到了 Hamming 代碼的 EDD 實(shí)現(xiàn)。DDR5 SDRAM ECC 具有錯(cuò)誤檢查和清除（ECS）功能，可讀取內(nèi)部數(shù)據(jù)、并在發(fā)生錯(cuò)誤時(shí)寫回校正后的數(shù)據(jù)，而且支持手動(dòng)或自動(dòng)執(zhí)行。打包后修復(fù)（PPR）功能也支持軟（sPPR）或硬（HPPR）模式，分別對(duì)應(yīng)永久性修復(fù)和臨時(shí)性修復(fù)，且 PPR 具有跟蹤資源可用性的能力。啟動(dòng)時(shí)，每個(gè) DRAM 設(shè)備可確定各個(gè)存儲(chǔ)體中 PPR 資源的可用性，然后設(shè)置一組模式寄存器來追蹤信息。

綜上所述，美光為 DDR5 SDRAM 產(chǎn)品組合提供了眾多功能，旨在為數(shù)據(jù)中心客戶帶來更高的性能和更多的創(chuàng)新。
（責(zé)任編輯：fqj）