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使用Verilog實(shí)現(xiàn)產(chǎn)生任意占空比PWM波的方法說明

Wildesbeast ? 來源:21IC ? 作者:21IC ? 2020-07-04 11:13 ? 次閱讀
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實(shí)現(xiàn)思路

實(shí)現(xiàn)方法很簡單,使用一個計數(shù)器一直計數(shù),然后和兩個值進(jìn)行比較,一個值是高電平時間htime,一個值是周期period,在小于htime期間,輸出高電平;大于h_time期間,輸出低電平,到達(dá)周期period時,計數(shù)器清零。

端口說明

◆ clk:時鐘信號

◆ nreset:復(fù)位信號,低電平復(fù)位,輸出為0

◆ en:使能信號,高電平使能輸出,低電平輸出為0,

◆ period:PWM的周期,如主時鐘96M,產(chǎn)生4MHz的波形,則period = 96/4 = 24

◆ htime:高電平的時間,如主時鐘96M,產(chǎn)生4MHz,占空比25%的波形,則htime = 24 * 0.25 = 6

◆ pwm:PWM波輸出

源程序

pwm_gen.v

實(shí)際應(yīng)用

可產(chǎn)生任意占空的PWM波,若主時鐘為96MHz。

◆ 產(chǎn)生4MHz,50%占空比:period = 24,h_time = 12;

◆ 產(chǎn)生3KHz,50%占空比:period = 32000,h_time = 16000;

◆ 產(chǎn)生寬度10us,間隔100us的脈沖信號:period = 10560,h_time = 960;

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