大家好：我是毛華望。目前在參加紫光同創(chuàng)PGL22G開發(fā)平臺(tái)試用。作為FPGA工程師開始對(duì)國(guó)產(chǎn)的FPGA進(jìn)行試用分析。主要使用的FPGA是2家的，inter和xilinx的，lattice的沒(méi)有使用過(guò)。據(jù)說(shuō)lattice的也很便宜。

國(guó)產(chǎn)器件的價(jià)格優(yōu)勢(shì)不用說(shuō)了，所以沒(méi)辦法用同等價(jià)位的器件進(jìn)行比較。先說(shuō)說(shuō)對(duì)于器件和軟件的看法吧。

目前個(gè)人還在申請(qǐng)軟件Synplify許可。一會(huì)我說(shuō)說(shuō)明為何用紫光的軟件需要synplify的許可。軟件日期：Pango Design Suite 2019.1-patch2

器件對(duì)比：我常使用的器件為spartan 6 系列的 16k或者25k的資源。符合平時(shí)我的使用要求。

問(wèn)題1：為何紫光的器件用的是lut5. 而altera和xilinx的用的lut4呢？？答：居然是為了避免專利碰撞。

問(wèn)題2：lut5的個(gè)數(shù)能不能完全劃等號(hào)等效1.2個(gè)lut4呢？？ 答：不能。在我們寫程序過(guò)程中。經(jīng)常是reg [7:0] a; 就說(shuō)明a占用了2個(gè)LUT4。如果是紫光的LUT5結(jié)構(gòu)，我們也需要用2個(gè)，剩余的3條線，可能就會(huì)剩下了。在我們使用過(guò)程中，最多的數(shù)字都是2的倍數(shù)。所以，使用lut5的時(shí)候，并不能充分的用滿。剩下的就看軟件是不是能很好的布局布線了。也可以寫程序的時(shí)候，認(rèn)為的寫成reg【9:0】 a。充分利用。

硬件上增加了APM，ADC。至于HSST和HMEMC是是啥我還不知道。哈哈。在透露一個(gè)消息。pango，是有內(nèi)部再帶SDRAM的。

已經(jīng)可以支持到DDR3的800M。內(nèi)部頻率150M---200M，可以很好的運(yùn)行。硬件部分和國(guó)外的中低端的產(chǎn)品相比已經(jīng)可以了。也符合大眾使用情況了。那開始說(shuō)說(shuō)軟件了。

整個(gè)界面的內(nèi)容基本上是和altera和xilinx的是一樣的，上手就很容易了。

關(guān)于這里synthesize報(bào)錯(cuò)和為何要申請(qǐng)Synplify許可。從我問(wèn)到的情況來(lái)說(shuō)，軟件的編譯是需要synplify的。紫光的軟件并沒(méi)有編譯能力，編譯的部分是交給第三方軟件synplify的。所以，這里在沒(méi)有synplify的許可的情況下，沒(méi)辦法編譯過(guò)的。

當(dāng)然了，據(jù)說(shuō)是已經(jīng)有了synplify的永久授權(quán)。就和華為有arm構(gòu)架的永久授權(quán)一樣。

時(shí)序分析。

管腳分配

至于里面器件規(guī)劃，在線邏輯分析，能量消耗分析啊，國(guó)外器件有的功能。紫光軟件也大體上都有。本人能力有限也就是過(guò)過(guò)眼，差不多就行了。對(duì)比的能力就沒(méi)有了。

關(guān)于IP核。內(nèi)容就少很多了。常用的ram所有的功能很齊全。 計(jì)算單元好像少一些了。另外還有一個(gè)比較重要的是SDRAM和DDR的ip核居然沒(méi)有？？？難道ddr3外邊器件的時(shí)序需要自己寫？？

像我這種低端用戶。差不多行了。要一個(gè)ddr3 的模板程序的話，可以了。