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      以AD9249介紹其3線SPI配置的verilog實(shí)現(xiàn)

      FPGA之家 ? 來(lái)源：FPGA之家 ? 2020-09-07 17:17 ? 次閱讀
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      上篇介紹了如何利用verilog實(shí)現(xiàn)4線SPI配置時(shí)序，本篇將以AD9249介紹其3線SPI配置的verilog實(shí)現(xiàn)。

      3線SPI的時(shí)鐘產(chǎn)生方式和上一篇的4線SPI相同，這里不在敘述。兩者的不同點(diǎn)在于：三線SPI模式需要FPGA管腳三態(tài)控制SDIO的輸入/輸出狀態(tài)。下圖所示的代碼即為三態(tài)控制邏輯。SDI、SDO成為了內(nèi)部邏輯信號(hào)，和上篇的4線SPI配置相同操作即可，而SDIO為三態(tài)管腳，需定義為inout類型。

      Tri_en信號(hào)即為三態(tài)控制信號(hào)，在寫(xiě)操作中，該信號(hào)必須置高；然而在讀操作中，該信號(hào)在寫(xiě)地址的前半段需置高，當(dāng)完成寫(xiě)地址操作后，ADC的SDIO接口由輸入變輸出，此時(shí)FPGA控制Tri_en信號(hào)拉低，將FPGA端的SDIO管腳由輸出變?yōu)檩斎?，從而正常接收ADC的SDIO口輸出的寄存器數(shù)值。

      Tri_en到底應(yīng)該在哪個(gè)具體時(shí)刻拉低，以便完成FPGA的SDIO三態(tài)轉(zhuǎn)換呢？答案其實(shí)在第三篇已經(jīng)說(shuō)的很清楚了~~~~

      另外，3線SPI讀/寫(xiě)操作有專門(mén)的讀寫(xiě)標(biāo)志位，大家務(wù)必要留心~~

      3線SPI的FPGA實(shí)現(xiàn)就介紹到這里了，其實(shí)和4線基本一樣，只不過(guò)多了個(gè)三態(tài)轉(zhuǎn)換而已，大家把上篇的4線SPI的實(shí)現(xiàn)過(guò)程想清楚了，再加上一個(gè)三態(tài)轉(zhuǎn)換控制，3線SPI也就拿下了！

      聲明：本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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      原文標(biāo)題：FPGA通過(guò)SPI對(duì)ADC配置簡(jiǎn)介（五）--Verilog實(shí)現(xiàn)3線SPI配置

      文章出處：【微信號(hào)：zhuyandz，微信公眾號(hào)：FPGA之家】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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