兩個數(shù)相加，三個數(shù)相加有什么不同 接下來，我們考慮4個32-bit有符號數(shù)相加該如何實現(xiàn)，其中目標時鐘頻率仍為400MHz。以UltraScale Plus系列芯片為目標芯片。 第一種方案：四個數(shù)直接相加此方案對應的電路圖如下圖所示。這里不難看出關(guān)鍵路徑是三個加法器所在路徑，這將是時序收斂的瓶頸。

此電路對應的SystemVerilog代碼如下圖所示。

從綜合后的結(jié)果來看，邏輯級數(shù)最高為7。

第二種方案：加法樹

加法樹的結(jié)構(gòu)如下圖所示，兩兩相加。與第一種方案相比，可以有效降低邏輯級數(shù)。

此電路對應的SystemVerilog代碼如下圖所示。

從綜合后的結(jié)果來看，邏輯級數(shù)最高為6。 第三種方案：加法鏈之所以選用加法鏈的結(jié)構(gòu)是因為DSP48本身就是這種鏈式結(jié)構(gòu)。對應的電路如下圖所示。其中a0和a1端口有一級寄存器，a2端口有兩級寄存器，a3端口有三級寄存器。

此電路對應的SystemVerilog代碼如下圖所示。

接下來，我們對這三種方案進行比較，如下圖所示。不難看出，第一種方案邏輯級數(shù)最高，消耗的LUT也最多，時序結(jié)果也是最差的（盡管達到了收斂的目的）。后兩種方案不相上下。

如果將這三種方案通過綜合屬性USE_DSP使其映射到DSP48上，結(jié)果如何呢？如下圖所示。不難看出，第一種方案只消耗了兩個DSP，資源利用率最低，但時序也是最糟糕的。后兩種方案都用了三個DSP，但第三種方案由于可以很好地匹配硬件結(jié)構(gòu)，故時序最好。

對比下來不難得出這樣的結(jié)論：寫RTL代碼時，盡可能地做到代碼風格與硬件結(jié)構(gòu)相匹配，可達到更好的性能。

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原文標題：加法樹還是加法鏈？

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