兩種晶體管一起造——英特爾正在研究的晶體管堆疊技術(shù)將大幅度提高芯片的計(jì)算密度。 目前我們所熟知的臺(tái)積電、三星、英特爾、格芯、中芯國(guó)際等芯片代工廠量產(chǎn)的先進(jìn)工藝普遍采用基于多柵鰭型場(chǎng)效應(yīng)晶體管（FinFET）結(jié)構(gòu)。在 5 納米及以下的制程時(shí)，更先進(jìn)的技術(shù)節(jié)點(diǎn)面臨的發(fā)熱和漏電將變得難以控制，人們必須尋找全新的工藝，堆疊晶體管設(shè)計(jì)正在成為重要方向。

NMOS 和 PMOS 組件通常是并列出現(xiàn)在芯片上的。英特爾現(xiàn)在已經(jīng)找到了讓它們彼此堆疊的方法，這可以大幅度降低電路尺寸。 當(dāng)今幾乎所有電子設(shè)備的算力本質(zhì)都是兩種晶體管的組合——NMOS 和 PMOS。當(dāng)電壓信號(hào)輸入時(shí)，其中一個(gè)打開則另一個(gè)會(huì)被關(guān)閉，兩者放在一起時(shí)，只有 bit 變化才有電流，這種設(shè)計(jì)顯著降低了能耗。這種晶體管組合自 1959 年以來幾乎沒有變化，但隨著芯片制造制程的不斷提升，電路正在不斷被縮小，它們之間的距離也在不斷靠近。 在本周 IEEE 國(guó)際電子設(shè)備會(huì)議（IEDM）上，英特爾展示了一種全新的方式：將 NMOS 和 PMOS 對(duì)堆疊起來，該方案有效地將簡(jiǎn)單 CMOS 電路的占位面積減少了一半，這意味著未來 IC 的晶體管密度可能直接翻倍。

這種設(shè)計(jì)被廣泛認(rèn)為會(huì)首先被應(yīng)用于下一代制程晶體管即 nanosheet、nanoribbon（納米薄片）、nanowire（圓柱體納米線），或被稱為全環(huán)繞柵極晶體管（Gate-All-Around FET）的方法上，這可能是常規(guī)架構(gòu)計(jì)算機(jī)通向摩爾定律的最后一步。nanosheet 的溝道區(qū)域不會(huì)是像目前 FinFET 等方式，由垂直硅鰭片構(gòu)成晶體管主要部分，而是由多層、水平、幾納米厚的片層堆疊在一起構(gòu)成。

CMOS 設(shè)備已經(jīng)從平面發(fā)展到 FinFET，馬上就將在 3nm 制程節(jié)點(diǎn)上轉(zhuǎn)為 nanosheet。進(jìn)一步縮小的電路需要堆疊NMOS 和 PMOS。 英特爾的工程師打算使用這些組件來構(gòu)建最簡(jiǎn)單的 CMOS邏輯電路，即逆變器（inverter）。它需要由兩個(gè)晶體管組成，兩個(gè)電源連接，一個(gè)輸入和一個(gè)輸出連接。即使是像今天晶體管并排放置的設(shè)計(jì)中，這種布局也已非常緊湊了。但通過堆疊晶體管，調(diào)整互聯(lián)，逆變器的面積還可以減半。 英特爾用于構(gòu)建堆疊式 nanosheet 的方法被稱為自對(duì)準(zhǔn)工藝，因?yàn)樗梢栽趯?shí)際上相同的步驟中構(gòu)建兩種組件。這是至關(guān)重要的一點(diǎn)，因?yàn)榧偃绯霈F(xiàn)第二種步驟的話（例如在互相分離的晶片上制造兩種組件再粘合），可能會(huì)導(dǎo)致無法對(duì)準(zhǔn)，進(jìn)而失敗。 從本質(zhì)上講，晶體管堆疊技術(shù)是對(duì) nanosheet 晶體管制造方式的修改。它從硅和硅鍺的重復(fù)層開始，隨后將其雕刻成一個(gè)較高的窄鰭，然后蝕刻掉硅鍺，留下一組懸浮的 nanosheet。通常，所有的 nanosheet 都會(huì)形成單獨(dú)的晶體管。但是在新方法中，為了形成一個(gè) NMOS 器件，頂部的兩個(gè) nanosheet 被連接到了磷摻雜的硅上，而底部的兩個(gè) nanosheet 被連接到了硼摻雜的硅鍺上以產(chǎn)生 PMOS。 「完整的『集成流程』當(dāng)然會(huì)更加復(fù)雜，但英特爾的研究者們正希望讓工藝盡可能地簡(jiǎn)單，」英特爾高級(jí)研究員、組件研究主管 Robert Chau 表示?！讣闪鞒滩荒芴珡?fù)雜，因?yàn)檫@將影響到制造具有堆疊CMOS 芯片的實(shí)用性。這是一個(gè)非常實(shí)際的流程，可產(chǎn)生可觀的結(jié)果。」

逆變器由兩個(gè)彼此疊置的晶體管組成，它們的某些部分和互連點(diǎn)是公用的。 「一旦你掌握了這種方法，接下來要做的就是追求性能了，」Chau 說道。這可能將涉及改進(jìn)的 PMOS 組件，目前它在驅(qū)動(dòng)電流的能力上落后于 NMOS。解決這個(gè)問題的答案可能在于在晶體管通道中引入「應(yīng)變」，其思路是讓硅晶格變形，從而為電載荷創(chuàng)造更快的通路（此處為孔洞）。英特爾早在 2002 年就將應(yīng)變方法引入其芯片。在另一項(xiàng) IEDM 的研究中，英特爾展示了一種在 nanoribbon 晶體管中產(chǎn)生壓縮應(yīng)變和拉伸應(yīng)變的方法。 除了英特爾之外，其他頂尖芯片工廠和研究機(jī)構(gòu)也在尋求堆疊式的 nanosheet 設(shè)計(jì)，當(dāng)然有些時(shí)候類似的方法會(huì)被命名為互補(bǔ) FET 或納米薄片場(chǎng)效應(yīng)晶體管（CFET）。比利時(shí)研究組織 Imec 率先提出了 CFET 概念，并于去年 6 月在 IEEE VLSI 研討會(huì)上報(bào)告了構(gòu)建它們的過程。不過，Imec 組件并非完全由 nanosheet 晶體管構(gòu)成——它的底層由 FinFET 組成，頂層是單個(gè) nanosheet。 來自臺(tái)灣省的半導(dǎo)體研究中心（Taiwan Semiconductor Research Institute, TSRI）研究人員提出了另一種 CFET 的生產(chǎn)方法，其 PMOS 和 NMOS 需要用不同的 nanosheet 制造出來。英特爾的電路在三個(gè) nanosheet PMOS 上有兩個(gè) NMOS，相比之下更接近于堆疊組件的概念。
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