在Verilog中何時(shí)用wire，何時(shí)用reg？

Verilog HDL中的變量可以定義為wire型和reg型，這兩種類型的變量在定義時(shí)要設(shè)置位寬，缺省為1位，變量的每一位可以取0、1、x、z，其中x代表未預(yù)置初始狀態(tài)，z代表高阻狀態(tài)。
reg相當(dāng)于存儲(chǔ)單元，wire型相當(dāng)于物理連線，即reg型變量保持最后一次的賦值，而wire型變量需要持續(xù)的驅(qū)動(dòng)。

那么，在Verilog HDL中何時(shí)用wire，何時(shí)用reg型變量呢？
wire為連線，本身不帶邏輯性，所以輸入什么輸出就是什么
若變量放在begin…end內(nèi)，則聲明為reg型；否則，聲明為wire型
在always塊中的變量，只能是reg型
使用wire型變量時(shí)，必須搭配assign
input、output、inout聲明的變量，默認(rèn)都是wire型

若wire和reg用錯(cuò)了，編譯器會(huì)提醒，一般不用太擔(dān)心，下面再從仿真和綜合的角度解釋一下。


簡單來說，硬件描述語言有兩種用途：仿真、綜合，對于wire和reg的理解，也可以從這兩個(gè)角度來考慮。

從仿真的角度來說，HDL語言面對的是編譯器，相當(dāng)于軟件思路，這時(shí)：
wire對應(yīng)于連續(xù)賦值，如assign
reg對應(yīng)于過程賦值，如always塊、initial塊

從綜合的角度來說，HDL語言面對的是綜合器，要從電路的角度來考慮，這時(shí)：
wire型的變量綜合出來一般是一根導(dǎo)線。
reg變量在always塊中有兩種情況：(1) always后的敏感表中是（a orb or c）形式的，也就是不帶時(shí)鐘邊沿的，綜合出來還是組合邏輯。(2) always后的敏感表中是（posedgeclk）形式的，也就是帶邊沿的，綜合出來一般是時(shí)序邏輯，會(huì)包含觸發(fā)器。


在設(shè)計(jì)中，一般來說我們并不知道輸入信號(hào)是來自上一級(jí)寄存器的輸出還是組合邏輯的輸出，那么對于本級(jí)而言就是一根導(dǎo)線，也就是wire型。而輸出信號(hào)則由你自己來決定是寄存器輸出還是組合邏輯輸出，wire型和reg型都可以，但通常整個(gè)設(shè)計(jì)的外部輸出（即最頂層模塊的輸出）是寄存器輸出，這樣電路比較穩(wěn)定。

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