來(lái)源：羅姆半導(dǎo)體社區(qū)

高速度的DAC運(yùn)用的非常多，為了達(dá)到高速數(shù)/模轉(zhuǎn)換器(DAC)的最佳性能，需要嚴(yán)格滿足數(shù)字信號(hào)的時(shí)序要求。隨著時(shí)鐘頻率的提高，數(shù)字接口的建立和保持時(shí)間成為系統(tǒng)設(shè)計(jì)人員需要重點(diǎn)關(guān)注的參數(shù)。此文對(duì)建立和保持時(shí)間進(jìn)行詳盡說(shuō)明，因?yàn)檫@些參數(shù)與Maxim的高性能數(shù)據(jù)轉(zhuǎn)換方案密切相關(guān)。

建立和保持時(shí)間

數(shù)模轉(zhuǎn)換器，又稱D/A轉(zhuǎn)換器，簡(jiǎn)稱DAC，它是把數(shù)字量轉(zhuǎn)變成模擬的器件。D/A轉(zhuǎn)換器基本上由4個(gè)部分組成，即權(quán)電阻網(wǎng)絡(luò)、運(yùn)算放大器、基準(zhǔn)電源和模擬開關(guān)。建立時(shí)間(tS)是相對(duì)于DAC時(shí)鐘跳變，數(shù)據(jù)必須達(dá)到有效的邏輯電平的時(shí)間。保持時(shí)間(tH)則定義了器件捕獲/采樣數(shù)據(jù)后允許數(shù)據(jù)發(fā)生變化的時(shí)間。DAC在“down”轉(zhuǎn)換過(guò)程中，傳統(tǒng)電容陣列中需要有兩個(gè)電容進(jìn)行切換，而控制電容轉(zhuǎn)換的開關(guān)在轉(zhuǎn)換過(guò)程中的任何不匹配，無(wú)論是隨機(jī)的還是確定的，都可以引起電容陣列向錯(cuò)誤的方向進(jìn)行轉(zhuǎn)換，甚至引起前置放大器的過(guò)載。而分割電容陣列在每一位的比較過(guò)程中，只有一個(gè)電容變化時(shí)，對(duì)開關(guān)信號(hào)的歪斜有很好的抵制作用。當(dāng)分割電容陣列和傳統(tǒng)陣列開關(guān)時(shí)間的寬度相同時(shí)，分割電容陣列的建立時(shí)間比傳統(tǒng)陣列的建立時(shí)間快了8％左右，而且電容值越大，建立時(shí)間縮小的越明顯。特定器件的時(shí)鐘信號(hào)有效邊沿可能是上升/下降沿，或由用戶選擇， 500Msps、插值和調(diào)制雙通道DAC，CMOS輸入。

采用CMOS技術(shù)設(shè)計(jì)的數(shù)字電路通常將電源擺幅的中間值作為切換點(diǎn)。因此，時(shí)間參考點(diǎn)定在信號(hào)邊沿的中點(diǎn)。注意此時(shí)定義的這兩個(gè)參數(shù)均為正值，但在建立或保持時(shí)間出現(xiàn)負(fù)值時(shí)將會(huì)令人迷惑不解。為滿足這些是需要求，用戶需要分析數(shù)據(jù)源的傳輸延遲和抖動(dòng)。傳輸延遲決定了時(shí)鐘的標(biāo)稱定時(shí)要求，而抖動(dòng)指標(biāo)則決定了所允許的容限。為了解釋這一關(guān)系，我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時(shí)鐘信號(hào)，這種情況下，對(duì)于溫度漂移、時(shí)鐘或數(shù)據(jù)抖動(dòng)以及器件之間存在的差異都不具備任何設(shè)計(jì)裕量。

可以采用兩種方法對(duì)建立和保持時(shí)間進(jìn)行優(yōu)化，包括增加時(shí)鐘延遲、保持一致的引線長(zhǎng)度等。在數(shù)據(jù)源和DAC之間增加時(shí)鐘延遲有助于解決上述例子中的傳輸延遲問(wèn)題。保持一致的數(shù)據(jù)源與DAC輸入引腳之間的引線長(zhǎng)度可以確保抖動(dòng)、漂移不會(huì)使某一位進(jìn)入下一個(gè)時(shí)鐘周期。需要注意的是，我們現(xiàn)在處理的是包含多條數(shù)據(jù)線的高速數(shù)據(jù)總線，任何時(shí)刻所有位都必須滿足時(shí)序要求。

處理高頻數(shù)據(jù)的定時(shí)面臨諸多挑戰(zhàn)，解決這些難題需要設(shè)計(jì)人員或系統(tǒng)設(shè)計(jì)工程師充分理解具體信號(hào)鏈路中所有器件的規(guī)格。如果鏈路中任一器件的規(guī)格要求得不到滿足，系統(tǒng)性能將會(huì)降低。性能的降低表現(xiàn)為DAC輸出精度的下降或限制時(shí)鐘頻率。

審核編輯 黃昊宇