封裝是將芯片的“裸芯”通過(guò)膜技術(shù)及微細(xì)加工技術(shù)，固定在框架或基板上，完成粘貼及連接，通過(guò)引出接線(xiàn)端子，完成對(duì)外的電器互聯(lián)。隨著集成電路產(chǎn)業(yè)的發(fā)展，流片加工工藝越來(lái)越先進(jìn)，單片集成度越來(lái)越高，引出端數(shù)目也越來(lái)越多，傳統(tǒng)四周排布 PAD 的方式，無(wú)論是 in-line 或是 stagger，都可能無(wú)法滿(mǎn)足間隔要求。同時(shí)，很多大規(guī)模電路功耗較大、所集成的外設(shè)速率越來(lái)越高，例如高速 SERDES 接口，傳輸速率高達(dá) 12.5GHz，致使傳統(tǒng)的引線(xiàn)鍵合（wire bond）封裝技術(shù)，由金線(xiàn)帶來(lái)的寄生參數(shù)無(wú)法滿(mǎn)足設(shè)計(jì)指標(biāo)要求，從而必須采用倒裝焊封裝技術(shù)手段，來(lái)滿(mǎn)足較多的引出端數(shù)目、較大的供電能力，以及超高的速率要求。

Wire bond 封裝和倒裝焊封裝的區(qū)別，一是，前者引出端為四周引出方式，倒裝焊封裝的引出端為內(nèi)部二維矩陣排布，二者的封裝鍵合圖如圖 1 所示。

圖 1 引線(xiàn)封裝和倒裝焊封裝示意圖

二是，倒裝焊封裝由四周排布擴(kuò)展至二維矩陣排布，從而使得引出端數(shù)量大幅增加，理論引出端數(shù)量對(duì)比見(jiàn)表 1。

表 1 封裝技術(shù)引出端理論數(shù)量對(duì)比

待封裝的是一顆超大規(guī)模集成電路芯片，集成了 12.5Gbps 高速 Serdes 硬核，DDR 硬核，LVDS 接口，以及業(yè)務(wù)處理所需的數(shù)據(jù)接口。實(shí)現(xiàn)工藝為中芯國(guó)際（SMIC）65nm，面積達(dá)到了 7000 mm×7500mm，管芯引出端數(shù)量接近 700 個(gè)，封裝形式為 CBGA272。

由于整個(gè)芯片封裝過(guò)程中，需要物理版圖工程師、Foundry 工程師，與封裝廠(chǎng)商三部分高度協(xié)同設(shè)計(jì)。不同身份的設(shè)計(jì)師，在數(shù)據(jù)交互時(shí)，各自理解不同，容易產(chǎn)生工作冗余迭代，影響效率。所以，將芯片封裝過(guò)程所涉及的工作內(nèi)容進(jìn)行了梳理，展開(kāi)來(lái)進(jìn)行闡述。

管芯設(shè)計(jì)內(nèi)容

此部分主要工作由物理版圖設(shè)計(jì)師完成，針對(duì)倒裝焊設(shè)計(jì)與傳統(tǒng)引線(xiàn)鍵合設(shè)計(jì)的區(qū)別進(jìn)行了闡述。

1）版圖布局設(shè)計(jì)

如圖 2 所示，倒裝焊封裝的 IO 雖然是二維矩陣式（area-IO）排布，但需要注意的是在物理設(shè)計(jì)時(shí)，引出端可以依舊選擇四周排布的方式（peripheral-IO）。

圖 2 芯片 TOP 層版圖

例如本芯片集成的 Serdes 核為硬核形式，IP 設(shè)計(jì)師給出了圖形信息以供走線(xiàn)互連。其他部分的 IO 將按照傳統(tǒng)布局方式進(jìn)行連接。另外，由于本芯片功耗未超過(guò) 1W，壓降效果不明顯，故無(wú)需像 FPGA 管芯的設(shè)計(jì)，從內(nèi)部做垂直形狀的 IO。

2）重布線(xiàn)層設(shè)計(jì)

重布線(xiàn)層（RDL，Redistribute Layer）。其為倒裝焊設(shè)計(jì)獨(dú)有的層，用來(lái)對(duì)管芯引腳重新走線(xiàn)，最大化的增加引出端數(shù)量。在 SMIC 65nm 加工工藝中，重布線(xiàn)層的掩膜板層命名見(jiàn)表 2。

表 2 SMIC 掩膜板代碼和層命名規(guī)則

在設(shè)計(jì)時(shí)，需要參考 SMIC 的設(shè)計(jì)規(guī)則，主要規(guī)則如表 3 和圖 3 所示。

表 3 SMIC RDL 層布線(xiàn)規(guī)則

圖 3 RDL 層設(shè)計(jì)規(guī)則圖

表 3 顯示了具體規(guī)則數(shù)值。例如 RDL 布線(xiàn)間距（trace space）不得小于 12um，每個(gè) bump 間距（bump pitch）不得小于 150um 等等規(guī)則。

本芯片的目標(biāo)設(shè)計(jì)時(shí)，結(jié)合 BGA272 的封裝形式，其 RDL 層布線(xiàn)如圖 4 所示。

圖 4 芯片 RDL 層版圖

完成了整個(gè)重布線(xiàn)層版圖設(shè)計(jì)，形成了最終的 GDSII 文件，就可以提交流片數(shù)據(jù)。

3）版圖數(shù)據(jù)提交

圖 5 顯示了版圖工具中翻轉(zhuǎn)、鏡像的設(shè)置界面，基此，單顆管芯設(shè)計(jì)完成后，要提交的版圖數(shù)據(jù)包括：一是需要整理出整顆管芯的尺寸，每個(gè)引出端的坐標(biāo)，是否預(yù)留了劃片道等信息。二是將該信息交付到流片工程師，完成整版的拼版，此時(shí)需要注意的是倒裝焊由于是“倒裝”的焊接到基板上，需要特別注意是否存在版圖鏡像、翻轉(zhuǎn)的操作。

圖 5 版圖工具中翻轉(zhuǎn)、鏡像的設(shè)置界面

封裝設(shè)計(jì)內(nèi)容

1）封裝信息交互

當(dāng)完成了目標(biāo)的 RDL 設(shè)計(jì)之后，就可以提交流片廠(chǎng)商進(jìn)行 Wafer 的加工生產(chǎn)了，并進(jìn)行相關(guān)封裝信息交互。流片廠(chǎng)商會(huì)反饋各種信息，其中有些是需要提供給后道封裝的。包括晶片初始厚度、目標(biāo)減薄厚度，劃片道寬度、焊盤(pán)尺寸與開(kāi)口尺寸等信息。

2）UBM 層制作注意事項(xiàng)

凸塊底部金屬（UBM）層一般為第三方加工廠(chǎng)制作，需要基于整張 Wafer 進(jìn)行 MASK 設(shè)計(jì)，需要精度較高的 Floorplan 圖（見(jiàn)圖 6），以及倒裝焊目標(biāo)芯片的 IO 坐標(biāo)。將在版圖中測(cè)量出的間距信息提供至 UBM 廠(chǎng)商，完成 0.01um 級(jí)別精度的 MASK 制作。

圖 6 UBM 廠(chǎng)商所需的 layout 圖

3）基板及外殼制作內(nèi)容

圖 7 是基板走線(xiàn)示意圖，從中看出，基板（substrate）設(shè)計(jì)，與高速 PCB 設(shè)計(jì)規(guī)則類(lèi)似，主要需要考慮電地及信號(hào)的走線(xiàn)，避免串?dāng)_，盡可能的降低層數(shù)，以便節(jié)省成本。

圖 7 基板走線(xiàn)示意圖

完成了基板設(shè)計(jì)，如圖 8 所示，要結(jié)合封裝形式進(jìn)行仿真。

圖 8 封裝仿真模型

4）封裝芯片成品

最終完成封裝形式為 CBGA272 的倒裝焊封裝的芯片實(shí)物（見(jiàn)圖 9），完成了 bump 植柱，未植焊接球。

圖 9 芯片實(shí)物照片

總結(jié)

毫無(wú)疑問(wèn)，技術(shù)沒(méi)有先進(jìn)和落后一分，只有是否適用于當(dāng)前產(chǎn)品。倒裝焊封裝設(shè)計(jì)復(fù)雜度較高，帶來(lái)了更長(zhǎng)的設(shè)計(jì)周期，增加了研發(fā)成本；加工步驟的增多，帶來(lái)了生產(chǎn)成本的增加；先進(jìn)的片內(nèi)封裝技術(shù)，例如 UBM、基板，都需要進(jìn)行錫料焊接，虛焊等因素導(dǎo)致良率降低，并且測(cè)試排查手段只能通過(guò) X 光進(jìn)行觀測(cè)，反饋迭代周期、成本都較長(zhǎng)。

當(dāng)決定采用倒裝焊封裝后，每個(gè)環(huán)節(jié)的銜接交互都需要格外謹(jǐn)慎，保障芯片最終達(dá)到設(shè)計(jì)目標(biāo)。
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