隨著服務器、計算機機器性能需求的逐漸提高，高速率、高頻率 DDR 也開始應用于高端設計中。但目前針對 DDR 設計資料非常少，特別是針對信號完整性(SI)方面的，隨著 DDR 速率的提高，極易容易引起電路的 SI 問題，信號測試驗證也變得越來越困難。一般 DDR 信號測試、仿真驗證，大多數(shù)用 SPEED2000，大家在學習 DDR 仿真前，可以先補充 SPEED2000 的時域波形仿真和 IBIS 仿真基礎。今天我們以 DDR 內(nèi)存條為例，進行簡單的 DDR SI 仿真供大家學習借鑒。

下面是在 Cadence 中 SPEED2000，具體軟件操作使用步驟，如下所示：

1. Cadence17.2 的 SPPED2000 在 Generator 里

2. 點擊 Generator 后會選擇 license，這里注意要全選，否則后面 DDR 仿真會報 spd error

3. 選擇 DDR Simulaion，點擊“l(fā)oad layout file”，選擇 layout 文件，支持 brd 文件，這里以 cadence 的內(nèi)存條模板學習。

4. 選擇 enable DDR Simulation Mode，點擊 set up components and bus group，這里 cadence 的模板是一個內(nèi)存條，所以控制芯片端為金手指接口，選擇 J1。

5. 點擊下一步，選擇內(nèi)存，這里 U0-U7 都是內(nèi)存顆粒。

6. 點擊下一步選擇串聯(lián)電阻，不用管，下一步，選擇 power，這里 VDD/VTT/GND 都勾上，點擊下一步

7. 選擇 power source VRM，cadence 的內(nèi)存條已經(jīng)定義了一個 VRM，Vsource 和 Vterm，等于我們板上的 DCDC，點擊右邊會出現(xiàn)帶有 Editor 含義的 E，點擊 E，編輯電壓為 1.5 和 0.75，點擊下一步

8. 設置 BUS group，設置 A0~A15 為地址信號，命名為 ADDR

9. 設置 CLK

10. 設置 DATA

11. 下一步直到仿真信號預覽，檢查下是不是對的，點擊完成。

12. 在右側會出現(xiàn) BUD Tree，設置 Bus tree，右鍵 J1，點擊“connect IBIS”，或者點擊左邊的“set up controller model”

13. 對 U0 同樣操作，定義完 IBIS 后，使用 copy IBIS to

14. 設置完 IBIS 模型后，選擇左側“select Bus groups for simulation”，設置仿真類型為寫，等級為 2（考慮耦合因素），速度為 1.333GHz，仿真時間為 40ns

15. 設置仿真激勵碼型，這里需要用到 Agilent 的碼型生成工具，官網(wǎng)有下載，選擇 PRBS7 碼型

16. 將 PRBS7 碼型粘貼到地址仿真碼型中，和數(shù)據(jù)除了 TQS 的碼型中，注意后面的兩個點不能刪除，2 個點代表循環(huán)。設置完成，點擊下方的 save analysis options

17. 至此，DDR 仿真參數(shù)設置完成，file -save as，保存一下，然后點擊開始仿真，大約需要 1~3 分鐘

18. 查看仿真結果，可以看 CLK/DATA/TQS 等波形，可以看到波形高頻分量損耗和反射串擾造成的波形失真，等等很多信息。（感覺仿的不對，但是仿了 5 遍了都是這樣）

審核編輯黃宇