高速先生前幾期的自媒體文章里多次提到了時序，并且也寫了很多時序方面的文章，這些文章都從不同的角度對時序的概念進(jìn)行了闡述。作者讀完之后深受啟發(fā)，這里，作者也把自己對時序的理解表達(dá)出來，供網(wǎng)友們參考。

接觸到時序概念，是從學(xué)習(xí)DDR布線開始的。作者以前只知道一個差分對里面的兩根線需要等長，等長的原因是保證P和N兩根線上傳輸?shù)?a target="_blank">信號同時到達(dá)接收端，這樣就不會有共模信號的出現(xiàn)。然而，在DDR實(shí)際布線中，難點(diǎn)在于各組信號間的線長匹配。

我們知道，DDR的四組信號之中，地址/命令/控制信號都是參考時鐘信號的，數(shù)據(jù)信號參考DQS。具體來說，就是要這些信號波形的相對位置之間存在一定的約束。時鐘與地址/命令，控制之間的波形位置對應(yīng)關(guān)系如下，如下圖1：

圖1

從圖1可以看出，理想情況下，地址/命令，控制信號的波形邊沿應(yīng)該和時鐘信號的下降沿對齊，這樣才能保證時鐘信號的上升沿在地址/命令信號的中間位置，只有這樣，信號傳輸?shù)浇邮斩藶榻r間和保持時間留足裕量。圖一中的灰色窗口就是不確定區(qū)域，也是我們在PCB設(shè)計(jì)的時候需要考慮的，一般我們可以通過查看芯片的Datesheet來查閱Prelaunch的最小值與最大值，這個是芯片本身的參數(shù)，與布線無關(guān)。說了這么多，系統(tǒng)在工作的時候，時鐘與地址/控制信號波形之間的位置關(guān)系到底是什么樣的呢？讓給我們來看看下圖2

圖2

上圖2中，綠色的是時鐘信號波形，紫色的是地址信號?？梢钥吹?，地址/命令，控制信號并不像時鐘信號那樣是周期性的，但它的位寬是時鐘周期的整數(shù)倍，信號邊沿都是要和時鐘信號的下降沿對齊的，如果不能對齊，至少在時鐘信號下降沿附近。

同樣的，數(shù)據(jù)信號是參考DQS的，DQS又是參考時鐘信號的，它們之間的位置關(guān)系如下圖所示，圖3是時鐘信號與DQS之間的時序關(guān)系；圖4是DQS與DQ之間的時序關(guān)系。

圖3

圖4

從上圖可以看出，理想情況下，DQS的波形邊沿與時鐘信號的邊沿是應(yīng)該對齊的。對于數(shù)據(jù)信號來說，由于是DDR，雙倍數(shù)據(jù)速率，時鐘波形的上升沿和下降沿都能觸發(fā)數(shù)據(jù)，為保證這一點(diǎn)，必須保證DQS信號波形邊沿在DQ波形的中間位置。芯片工作時，這些相對位置都會出現(xiàn)一定的偏移，這些偏移量是芯片本身的屬性，相關(guān)延時參數(shù)在芯片手冊上可以查找。

理論聯(lián)系實(shí)際，我們還是來看看芯片在實(shí)際工作的時候，這幾組信號之間的相對位置是不是我們上面說的那樣。

圖5

上圖中紅色波形時DQS信號，黃色是數(shù)據(jù)信號，可見，數(shù)據(jù)信號在翻轉(zhuǎn)的時候，邊沿基本上都在DQS脈沖的中間位置，這也保證了接收端在讀取信號的時候有充足的建立時間與保持時間。

綜上所述，本篇文章定性的介紹了一下DDR各組信號之間的時序關(guān)系，沒有做定量計(jì)算。在實(shí)際的時序仿真中，重點(diǎn)在于能夠在芯片手冊上找到這些時序參數(shù)，并理解這些時序參數(shù)的含義。最后通過評估建立時間與保持時間的裕量來判定系統(tǒng)時序是否符合要求。

編輯：hfy