對于許多應(yīng)用而言，下一代IC封裝是在縮小整體封裝尺寸的同時實現(xiàn)硅縮放，功能密度和異構(gòu)集成的最佳途徑。異構(gòu)異構(gòu)集成提供了增強設(shè)備功能，加快上市時間和提高硅產(chǎn)量彈性的途徑。

已經(jīng)出現(xiàn)了多種集成技術(shù)平臺，可以對成本，尺寸，性能和功耗進行優(yōu)化，以滿足移動市場，汽車，5G，人工智能（AI），增強現(xiàn)實（AR）和虛擬現(xiàn)實（ VR），高性能計算（HPC），物聯(lián)網(wǎng)，醫(yī)療和航空航天。

編者注：本文是AspenCore特殊項目的一部分，該項目是一系列探索高級IC封裝的相互關(guān)聯(lián)的文章。

但是，這些包裝對于傳統(tǒng)的包裝設(shè)計工具和方法提出了獨特的挑戰(zhàn)。設(shè)計團隊必須共同努力，以驗證和優(yōu)化整個系統(tǒng)，而不僅僅是單個元素。傳統(tǒng)的IC封裝基板設(shè)計通常與基于小型層壓板和/或積層的PCB非常相似。它通常由傳統(tǒng)的PCB制造商制造，并且通常使用改進的PCB工具進行設(shè)計。

相反，當(dāng)今的高級封裝使用的制造技術(shù)，材料和工藝與硅鑄造工藝越來越相似，因此需要一種新的方法進行各個級別的設(shè)計和驗證。

設(shè)計團隊必須克服的第一個挑戰(zhàn)之一是基板的精確聚合（可以是有源和無源的）以及分立器件。這些基板和設(shè)備來自多個來源和供應(yīng)商，最有可能以多種（通常是不同的）格式提供。

考慮到多種數(shù)據(jù)源和格式，很明顯，需要一個全面的驗證流程-該流程負(fù)責(zé)裝配級的物理驗證，以及更深入的系統(tǒng)級電氣，壓力和可測試性驗證。還需要能夠提供快速，準(zhǔn)確和自動化流程的設(shè)計工具，以確保能夠滿足市場進度和性能預(yù)期。理想情況下，這些流程提供圍繞整個異構(gòu)包裝組件的3D數(shù)字模型或數(shù)字孿生模型構(gòu)建的單個集成過程。

這些下一代IC封裝需要一種下一代設(shè)計和驗證解決方案，該解決方案應(yīng)包含并支持：

• 數(shù)字樣機
• 多域整合
• 可擴展性和范圍
• 精密制造交接
• 金色簽到
• 虛擬樣機的數(shù)字孿生

建立2.5D / 3D異構(gòu)裝配的數(shù)字孿生虛擬模型可提供包括多個設(shè)備和基板的完整系統(tǒng)的全面表示。數(shù)字孿生可以從基板級設(shè)計規(guī)則檢查（DRC）開始自動驗證異構(gòu)組件，并擴展到布局與原理圖（LVS），布局與布局（LVL），寄生提取，應(yīng)力和熱分析，最后進行測試。

圖1真正的3D數(shù)字孿生虛擬原型是整個設(shè)備的藍(lán)圖。資料來源：Mentor Graphics

模型構(gòu)建要求具有將來自不同來源和不同格式的數(shù)據(jù)聚合為適合驅(qū)動驗證和分析的內(nèi)聚系統(tǒng)表示的能力。理想情況下，這是使用LEF / DEF，AIF，GDS或CSV / TXT文件等行業(yè)標(biāo)準(zhǔn)格式完成的。功能也應(yīng)該以一種自動識別設(shè)備和基板接口的方式存在，而不必實例化偽組件。這允許多設(shè)計者異步設(shè)計和驗證。反過來，當(dāng)所有組件都完成并集成時，這又確保了整個系統(tǒng)的成功。

數(shù)字孿生方法的主要好處之一是，它是在設(shè)計層次結(jié)構(gòu)的每個級別上推動完整的物理和電氣驗證的黃金參考。這樣就消除了使用多個靜態(tài)電子表格來表示引腳和連接信息的麻煩，而用Verilog格式的完整系統(tǒng)級網(wǎng)表代替了它們。

原始數(shù)據(jù)的保存和重用（例如設(shè)備的Verilog描述）是關(guān)鍵。發(fā)生翻譯或轉(zhuǎn)換（例如原理圖或電子表格）時，最大的風(fēng)險來自于。如果這樣做，“數(shù)字線程”將立即中斷，并且連接錯誤的風(fēng)險將急劇上升。

多域整合

數(shù)字孿生方法還可以實現(xiàn)多域和跨域集成。要將更復(fù)雜的高級IC封裝更快地推向市場，需要高度集成的設(shè)計和驗證-從電子基板設(shè)計到機械封裝散熱器和PCB安裝硬件，包括電氣，散熱，測試，可靠性等方面的相互關(guān)聯(lián)，當(dāng)然，可制造性。如果沒有系統(tǒng)級的設(shè)計和驗證方法，工程師就有可能經(jīng)歷昂貴的重制甚至更糟。

電氣和機械信息的同步對于確保將包裝放置在機柜或整個系統(tǒng)中時不會發(fā)生物理違規(guī)至關(guān)重要。在設(shè)計期間進行增量數(shù)據(jù)交換對于確保ECAD-MCAD兼容性和增加首過成功率至關(guān)重要。它還有助于創(chuàng)建更可靠的設(shè)計，同時提高生產(chǎn)率并縮短上市時間。

IC封裝設(shè)計人員和定制散熱器設(shè)計人員都必須可視化，探索和優(yōu)化集成，這一點非常重要，理想情況下，這是一個異步過程，可以最大程度地減少跨域中斷。

圖2數(shù)字孿生方法可實現(xiàn)多域和跨域集成。資料來源：Mentor Graphics

封裝設(shè)計與機械/熱設(shè)計之間的同步也是首次成功的重大挑戰(zhàn)。異質(zhì)的多基板封裝表現(xiàn)出多種芯片-封裝相互作用，其中最大的之一是熱量的散熱，尤其是這種封裝中典型的非線性產(chǎn)生的熱量。

熱管理的一種典型方法是使用散熱器進行熱傳遞和散熱。但是，散熱器的設(shè)計才是最好的。為了使散熱器高效有效，必須與包裝一起設(shè)計和模擬散熱器，而不是事后才想到的。以3D方式設(shè)計整個封裝可確保有效地實現(xiàn)熱傳遞，而不會造成重大的設(shè)計折衷。

圖3這是一個由數(shù)字孿生驅(qū)動的集成散熱器設(shè)計。資料來源：Mentor Graphics

2.5D和3D堆疊都可能產(chǎn)生各種意外的物理應(yīng)力，例如安裝過程中的基板翹曲和凸塊引起的應(yīng)力。設(shè)計人員必須能夠分析布局，以解決由此類芯片-封裝相互作用及其對器件性能的影響所引起的壓力。一旦封裝即將實現(xiàn)，就可以導(dǎo)出準(zhǔn)確的3D封裝熱模型，以將其包含在詳細(xì)的PCB和整個系統(tǒng)的熱分析中。這樣可以對系統(tǒng)外殼進行最終調(diào)整，并可以優(yōu)化自然冷卻和/或強制冷卻。

先進的IC封裝給信號完整性工程師及其設(shè)計工具帶來了許多新挑戰(zhàn)。裸片直接安裝在襯底上，因此有可能將襯底布設(shè)到管芯上的再分布層布設(shè)耦合。封裝不再是在金屬層之間具有易于建模的簡單過孔的簡單平面層結(jié)構(gòu)。取而代之的是，可以有多種材料和特性完全不同的基材。分析可以成功用于許多與信號和電源完整性相關(guān)的項目。

此外，還有許多項目很難模擬。這些通常屬于電磁干擾（EMI）類別。盡管可以分析和模擬這些由返回路徑造成的EMI問題，但這樣做通常沒有任何效果。例如，在走線穿過平面裂縫的情況下，仿真設(shè)置和運行時間將非?？捎^，并且所有工程師都將了解到，這種情況很糟糕，應(yīng)該避免。

通過在設(shè)計過程中基于軟件的自動化，基于幾何的檢查和檢查，可以最好地識別這些問題。這些通常可以在幾分鐘內(nèi)完成設(shè)置和執(zhí)行，并明確標(biāo)出問題區(qū)域以進行補救設(shè)計。這種“向左移動”的方法可避免從一開始就產(chǎn)生問題，從而使EMI分析更多地是驗證簽核步驟。

2.5D和3D異構(gòu)設(shè)計通常使用硅通孔（TSV），硅通孔是延伸通過管芯或基板以連接正面和背面的長通孔。這些TSV允許管芯和基板堆疊并直接互連。但是，除了它們自己的重要電特性外，TSV還對附近的設(shè)備和互連的電性能產(chǎn)生間接影響。

為了準(zhǔn)確地為2.5D / 3D異構(gòu)系統(tǒng)建模，設(shè)計人員需要從這些2.5D / 3D元素的物理結(jié)構(gòu)中提取精確電氣參數(shù)的工具，然后將這些參數(shù)輸入行為仿真器。利用完整封裝組件的3D數(shù)字孿生模型，設(shè)計人員可以準(zhǔn)確地提取這些2.5D和3D模型的寄生特性。一旦使用適當(dāng)?shù)姆椒ê瓦^程正確提取了元素，就可以將它們組裝到系統(tǒng)級互連模型中并進行仿真，以分析性能和適當(dāng)?shù)膮f(xié)議合規(guī)性。

可擴展性和范圍

異構(gòu)封裝技術(shù)的設(shè)計，制造和組裝更加復(fù)雜，可能會限制除領(lǐng)先的半導(dǎo)體公司及其尖端設(shè)計之外的所有公司的可用性。幸運的是，設(shè)計和供應(yīng)鏈生態(tài)系統(tǒng)可以在使此類技術(shù)實現(xiàn)民主化方面發(fā)揮強大作用，使所有設(shè)計人員和公司都可以使用它們，就像硅代工廠界使用工藝設(shè)計套件（PDK）所做的那樣無處不在。

自動IC驗證由代工廠創(chuàng)建的設(shè)計規(guī)則驅(qū)動，并在PDK中提供給設(shè)計公司。EDA工具供應(yīng)商根據(jù)這些規(guī)則對工具集進行了驗證，以確保其驗證工具能夠產(chǎn)生經(jīng)過驗證的，可重復(fù)的，簽核的質(zhì)量結(jié)果。封裝裝配設(shè)計套件（PADK）的目的與PDK相似，它使用確保整個過程一致的標(biāo)準(zhǔn)化規(guī)則來促進可制造性和性能。

顯然，PADK必須同時包括物理驗證和提取簽核解決方案，并且還應(yīng)解決熱和/或應(yīng)力簽核解決方案。所有這些過程都應(yīng)獨立于用于創(chuàng)建裝配體的任何特定設(shè)計工具或過程。此外，完整的PADK必須在IC和封裝域中均能正常工作，這意味著流程必須支持多種格式。最后，所有這些驗證過程都必須由包裝組裝/ OSAT公司進行驗證。

先進IC封裝的規(guī)模和復(fù)雜性給設(shè)計人員和設(shè)計進度帶來了直接壓力，而這往往會不斷延長。并發(fā)團隊設(shè)計是一種新興的流行管理方法，其中多個設(shè)計師可以同時在本地或全球網(wǎng)絡(luò)上從事同一設(shè)計工作，但仍具有可視化所有設(shè)計活動的能力，而不必忍受任何繁重的設(shè)置或流程管理。

圖4多用戶并發(fā)設(shè)計可以縮短設(shè)計周期并優(yōu)化資源。資料來源：Mentor Graphics

編輯：hfy