去年我們陶醉在技術(shù)的海洋中無法自拔,導致部分讀者表示太高大上、看不懂。新年伊始,我們來點接地氣的,討論討論PCB生產(chǎn)環(huán)節(jié)對信號質(zhì)量、產(chǎn)品性能的影響。任何硬件產(chǎn)品設(shè)計好了,都得生產(chǎn)。但是,凡是生產(chǎn),必有偏差。線路板生產(chǎn)會造成哪些偏差?偏差量有多大?產(chǎn)品性能是否能夠接受這個偏差?
今天講講生產(chǎn)造成的諸多偏差中的一項:“層偏”。層偏是指:在不同的芯板在相互疊合生產(chǎn)中,芯板(core)與芯板(core)之間發(fā)生錯位現(xiàn)象。
PCB板是用一層core、一層PP壓合而成的,PP是半固態(tài)的,就好比在紙的上下面都涂上膠水,然后一張一張地摞起來,不可能100%都對齊,而且膠水是具有流動性,摞完再一壓,紙張之間還會滑動。摞得越厚,整體層偏就越大,效果如下圖所示
你以為的效果:
實際出來的效果:
圖1. 理想 vs.現(xiàn)實
再來看看實際PCB的情況,比如在GSSG疊層(GND layer- Signal layer- Signal layer- GND layer)中布線,設(shè)計效果、實際產(chǎn)品效果如下圖所示:
圖2. 設(shè)計 vs.產(chǎn)品
我們研究層偏,目的在于研究層偏對信號的惡化影響。下面以一個非常典型的案例講解層偏的影響。
1、層偏對阻抗的影響
trace在板上常常需要穿過密集的過孔區(qū)域,比如BGA區(qū)域、連接器區(qū)域,此時trace離過孔的距離就受到限制,不是你想遠離就能遠離的,我們常說此處的布線通道有限。
我們設(shè)計時在阻抗表里,對各種不同線寬、線距的trace,都會注明其允許阻抗波動的范圍,比如100ohm+/-10%或者95ohm+/-8%,假設(shè)設(shè)計阻抗為100ohm的trace由于壓合后材料的Dk偏小,導致trace的實測阻抗為105ohm,但是按照設(shè)計要求,105ohm的阻抗沒有超過100ohm+/-10%,滿足工廠的交付質(zhì)量。
在上面這個105ohm阻抗的前提下,trace又在過孔旁邊穿過,假設(shè)我們在設(shè)計階段將其layout成下圖所示的原始設(shè)計。我們知道生產(chǎn)加工環(huán)節(jié)會發(fā)生層偏,可能往左偏,也有可能往右偏(不是我們希望的),完全是隨機的。設(shè)計階段要從worse的角度去考慮產(chǎn)品性能,下面只分析向右層偏的情況。
圖3.層偏圖
從上面這張圖可以看到,向右層偏導致走線進入過孔反焊盤的區(qū)域,走線有一部分沒有參考層。相信大家一眼就能看出:阻抗有問題。沒錯!進入反焊盤區(qū)域阻抗會向上波動,如下圖所示:
圖4. 層偏造成Trace阻抗波動
原始設(shè)計的阻抗在106ohm,如果發(fā)生5mil層偏,進入過孔反焊盤區(qū)域的走線阻抗向上波動到108ohm。假如在密集過孔區(qū)域(比如BGA),trace往往要穿過幾排過孔才能出來,這會使得trace阻抗頻繁波動,類似于:106~108~106~108~106。你的系統(tǒng)是否能容忍頻繁的2ohm的阻抗波動?如果你的走線阻抗做出來已經(jīng)是上限110ohm了(即100 ohm +10%),在110ohm的基礎(chǔ)上再加2ohm,是否還能容忍?是否會影響產(chǎn)品的良率?……事后去擔心這種種問題,不如在設(shè)計階段就想辦法規(guī)避掉。
2、層偏對串擾的影響
層偏除了會造成阻抗不連續(xù),還會造成串擾比預估的大。下面看看層偏對串擾的影響,在下圖4所示的鏈路上,在Diff_Port2上加1000mVpp的Xtalk,看看Diff_Port1上接收到的串擾有多大。
圖4. 加串擾
原始設(shè)計:8mVpp串擾
層偏3mil:12mVpp串擾
層偏5mil:14mVpp串擾
在上面3種不同的串擾量,對于接收端的眼圖有多大的影響?如下圖所示:
原始設(shè)計:
層偏3mil:
層偏5mil:
將上面6張圖的數(shù)據(jù)總結(jié)在一個表格里,如下所示:
上面這個表格里只是走線進入一對過孔的反焊盤區(qū)域所引起的的串擾增加量、眼高減小量,如果走線是需要穿過密集過孔區(qū)域,一旦發(fā)生層偏,串擾量就會急劇增加,會使得預計的系統(tǒng)裕量減小。
雖然生產(chǎn)加工環(huán)節(jié)的層偏不可避免,但是提前洞悉了其中的奧秘,就可以在設(shè)計階段提前給出措施,將層偏帶來的影響降到可接受范圍。比如留出層偏量:3~5mil,如下圖所示:
編輯:hfy
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