無論是設(shè)計(jì)測試和測量設(shè)備還是汽車激光雷達(dá)模擬前端（AFE），使用現(xiàn)代高速數(shù)據(jù)轉(zhuǎn)換器的硬件設(shè)計(jì)人員都面臨高頻輸入、輸出、時鐘速率和數(shù)字接口的嚴(yán)峻挑戰(zhàn)。問題可能包括與您的現(xiàn)場可編程門陣列（FPGA）相連、確信您的首個設(shè)計(jì)通道將起作用或確定在構(gòu)建系統(tǒng)之前如何對系統(tǒng)進(jìn)行最佳建模。

本文中將仔細(xì)研究這些挑戰(zhàn)。

快速的系統(tǒng)開發(fā)

圖 1：典型的 ADC 評估板

驗(yàn)證性能后，可將更完整的評估板的示意圖和布局作為那一部分子系統(tǒng)的參考設(shè)計(jì)部分子。我們的數(shù)據(jù)采集和模式生成工具支持 CMOS、LVDS 和 JESD204，并附帶操作它們所需的軟件。為您的高速數(shù)據(jù)轉(zhuǎn)換器使用評估板用戶指南，可在不到 10 分鐘的時間內(nèi)啟動并運(yùn)行大多數(shù)評估板。參見圖 2。

圖 2：TI 的數(shù)據(jù)采集和模式生成的硬件和軟件

隨著系統(tǒng)變得越來越復(fù)雜，您可能需要評估更廣范圍的用例。此時你可能會需要一塊評估板。如果您的評估需求變得復(fù)雜，則可使用 Python、MATLAB、LabVIEW 或 C ++軟件通過設(shè)備評估板、采集卡解決方案和測試臺設(shè)備直接與設(shè)備通信。我們支持板的一些很好的示例包括用于 LVDS/CMOS 的 TSW1400EVM 以及用于支持 JESD204B 串行器 - 解串器（SerDes）協(xié)議設(shè)備的 TSW14J56EVM，如圖 3 所示。

圖 3：TI 的用于 JESD204B 數(shù)據(jù)采集或模式

生成的 TSW14J56EVM
TI 還支持單臺 PC 上的有多評估模塊原型的完整系統(tǒng)級模型。例如，通過將 KCU105 或 VCU118 等 Xilinx FPGA 開發(fā)套件連接到多個模擬 - 數(shù)字轉(zhuǎn)換器（ADC）或數(shù)字 - 模擬轉(zhuǎn)換器（DAC），可同時測試發(fā)送和接收通道。

FPGA 連通性以及 JESD204B 和 JESD204C
您可能要解決的最大問題之一是如何在 FPGA 中獲取數(shù)據(jù)。盡管 LVDS 和 CMOS 是簡易接口，但它們在設(shè)備上每個管腳上支持的速度極其有限。隨著更新型的高速數(shù)據(jù)轉(zhuǎn)換器更普遍地支持> 1 GSPS 的輸入或輸出速率，這些接口要么失去市場，要么使設(shè)計(jì)變得復(fù)雜。

為微電子行業(yè)制定開放標(biāo)準(zhǔn)的 JEDEC 創(chuàng)建了 JESD204，通過支持超過 12.5 Gbps 的差分對通道速率來解決此問題。但盡管 JESD204 最大限度地減少了管腳數(shù)量，但它通過對并行數(shù)據(jù)進(jìn)行編碼和串行化或反序列化和解碼增加了接口復(fù)雜性。

到目前為止，您不得不主要依靠 JESD204 知識產(chǎn)權(quán)（IP）塊和 FPGA 供應(yīng)商提供的支持。盡管這些 IP 塊可很好地工作，但它們以支持任意配置的任何設(shè)備的方式提供。這意味著很難為您的特定用例進(jìn)行了解和配置。您需要花費(fèi)大量精力自己設(shè)計(jì) IP，或從第三方 IP 提供商那里尋求 IP。但如果出現(xiàn)問題，第三方 IP 將需要在實(shí)現(xiàn)方面提供幫助和支持。

TI 自有的 JESD204 快速設(shè)計(jì) IP 可針對您的 FPGA 平臺、數(shù)據(jù)轉(zhuǎn)換器和 JESD204 模式進(jìn)行預(yù)配置和優(yōu)化。我們的 IP 需要更少的 FPGA 資源，同時還可針對每種特定用途進(jìn)行定制。另一個優(yōu)點(diǎn)是實(shí)現(xiàn) JESD204 鏈接僅需數(shù)小時或數(shù)天，而非數(shù)周或數(shù)月的時間。

設(shè)備模型
隨著直接射頻（RF）采樣和超快 SerDes 與高速數(shù)據(jù)轉(zhuǎn)換器的結(jié)合變得越來越普遍，對 RF 和信號完整性進(jìn)行建模的能力已成為成功通過首次設(shè)計(jì)的必要條件。傳統(tǒng)上講，大多數(shù)供應(yīng)商僅為 S 參數(shù)模型中的 ADC 提供輸入阻抗信息，但 TI 的 ADC12DJ3200、ADC12DJ5200RF 和 ADC12QJ1600-Q1 高頻輸入器件的目標(biāo)是高達(dá) 8 GHz 的采樣頻率，現(xiàn)在具有包含阻抗和頻率響應(yīng)信息的 S 參數(shù)模型。

使用此新模型，您可模擬預(yù)期的設(shè)備行為并優(yōu)化阻抗匹配。TI 的策略是在支持極高的輸入和輸出頻率的設(shè)備上提供這些模型，而阻抗匹配和實(shí)現(xiàn)所需的頻率響應(yīng)則更具挑戰(zhàn)性。

在數(shù)據(jù)轉(zhuǎn)換器的數(shù)字接口側(cè)，輸入 / 輸出緩沖區(qū)信息規(guī)范（IBIS）是一種通用模型，可為 CMOS 和 LVDS 管腳提供物理層信息以及 DC 和 AC 類型的行為。對于大多數(shù)使用高速 JESD204 SerDes 的新型數(shù)據(jù)轉(zhuǎn)換器，這些模型已改進(jìn)為 IBIS- 算法建模接口（AMI），其中包括有助于應(yīng)用均衡和預(yù)加重或后加重的有用信息。IBIS-AMI 提供您所需的建模功能，使您首次即可正確使用電路板，同時實(shí)現(xiàn)良好的誤碼率、信號完整性和穩(wěn)健的數(shù)據(jù)鏈路。圖 4 所示為 RF（綠色）和數(shù)字接口（藍(lán)色）模型。

圖 4：接口建模

結(jié)論

利用可輕松實(shí)現(xiàn) FPGA 集成的現(xiàn)成 IP、精確的 RF 系統(tǒng)模型以及市場上穩(wěn)健的一組靈活、可擴(kuò)展和可自動化的評估模塊，您可縮短幾個月的固件開發(fā)時間、減少昂貴的設(shè)計(jì)周期并加快從概念到原型的高速設(shè)計(jì)。

圖 5：典型的高速模擬 - 數(shù)字轉(zhuǎn)換器（ADC）評估環(huán)境

編輯：hfy