語(yǔ)音芯片在0.18um以及工作頻率高達(dá)300MHz的芯片設(shè)計(jì)，基本的限制因素是綜合和布局布線(xiàn)必須分開(kāi)，用有線(xiàn)搭載模型( WLM )進(jìn)行鏈接。在過(guò)去的一年中，具有常規(guī)時(shí)序驅(qū)動(dòng)布局布線(xiàn)的總體方法已被能夠提供更好的時(shí)序預(yù)測(cè)性能的物理總體方法取代?？墒菍?duì)高級(jí)芯片設(shè)計(jì)來(lái)講，只靠物理學(xué)綜合性也沒(méi)法出示詳細(xì)的解決方法。如今的物理學(xué)綜合性專(zhuān)用工具沒(méi)法一次保持?jǐn)?shù)千萬(wàn)門(mén)的設(shè)計(jì)方案。因此，必須將設(shè)計(jì)分割成一些可管理的模塊。

尖端ASIC的語(yǔ)音芯片設(shè)計(jì)規(guī)模通常超過(guò)500萬(wàn)門(mén)、工作頻率大于250 MHz，我們所面臨的挑戰(zhàn)是使其性能跟上CPU頻率的持續(xù)提高，同時(shí)保持成本降低并適應(yīng)開(kāi)發(fā)進(jìn)度的要求。我們的應(yīng)對(duì)方法是一種稱(chēng)為“結(jié)構(gòu)定制”的混合技術(shù)。

一般情況下，一個(gè)語(yǔ)音芯片的設(shè)計(jì)始于它的宏功能劃分，每個(gè)宏功能由一名獨(dú)立的設(shè)計(jì)人員創(chuàng)建。然后，下一層的設(shè)計(jì)人員將這些模塊(宏功能)嵌入一個(gè)新的設(shè)計(jì)中，這一進(jìn)程繼續(xù)進(jìn)行直至語(yǔ)音芯片設(shè)計(jì)完成?，F(xiàn)在，一個(gè)典型的語(yǔ)音芯片大致有兩層，由五十個(gè)左右單獨(dú)的設(shè)計(jì)構(gòu)成，所有這些都由有限的設(shè)計(jì)人員管理。

以前，即使不是全部的模塊，也有許多模塊是定制的?，F(xiàn)在，強(qiáng)國(guó)科技在許多語(yǔ)音芯片的選定模塊中使用，按照功能和語(yǔ)音長(zhǎng)度給客戶(hù)選定適合的語(yǔ)音芯片。這樣可以造成成本不浪費(fèi)，在能達(dá)到客戶(hù)要求情況下做到成本低。

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