一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA之選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

OpenFPGA ? 來(lái)源:未知 ? 作者:徐起 ? 2021-02-11 11:33 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

在用Vivado對(duì)工程編譯時(shí),會(huì)彈出下面的對(duì)話框:

備注:雖然FPGA不能叫編譯,但很多工程師為了方便起見(jiàn),將綜合+實(shí)現(xiàn)+生成bit文件的過(guò)程統(tǒng)稱為編譯了,這種說(shuō)法大家理解就好。

a9e61696-5841-11eb-8b86-12bb97331649.png

很多工程師都會(huì)選擇多個(gè)jobs進(jìn)行編譯,以為這樣會(huì)更快一些,而且這個(gè)jobs的數(shù)量跟本地CPU的線程數(shù)是一致的,這就更加讓工程師們認(rèn)為這個(gè)選項(xiàng)就是多線程編譯了。

但對(duì)Vivado更加熟悉的工程師,肯定會(huì)知道,Vivado中的多線程是通過(guò)tcl腳本去設(shè)置的,而且目前最大可使用的線程數(shù)是8個(gè),那這個(gè)jobs跟多線程有什么關(guān)系呢?使用多個(gè)jobs能加快編譯速度么?

我們首先來(lái)看jobs的定義,在UG904中這樣寫道:

aa2656c0-5841-11eb-8b86-12bb97331649.png

因此,這個(gè)jobs是我們?cè)谕瑫r(shí)有多個(gè)runs在跑的時(shí)候才起效的,如果只有一個(gè)Design run,那這個(gè)參數(shù)是不起效的。

對(duì)于多線程,在UG904中是這樣說(shuō)的:

aab33568-5841-11eb-8b86-12bb97331649.png

Implementation過(guò)程,最多使用8個(gè)線程,在Windows上,默認(rèn)是2線程;在Linux上,默認(rèn)是8線程;我們可以通過(guò)tcl腳本改變線程數(shù),使用方式為:

set_param general.maxThreads 8

也可以獲取當(dāng)前使用的線程數(shù):

get_param general.maxThreads

為了更直觀的體現(xiàn)jobs和threads的使用方式,下面進(jìn)行慘無(wú)人道的試驗(yàn):

首先,處理器Intel的i7-8700k,6核12線程,下面記錄的時(shí)間僅是Implementation的時(shí)間,不包括Synthesis。

Test1為默認(rèn)的2線程,最大jobs(12)的情況下,需要19min;

Test2把jobs降為1,線程還是2,仍然需要19min,說(shuō)明在只有一個(gè)Design Run的時(shí)候,jobs的數(shù)量不影響編譯時(shí)間;

Test3是采用8線程,jobs跟Test1相同,都是12,此時(shí)需要17min,比默認(rèn)的2線程快了2min;

Test4是在8線程的基礎(chǔ)上,把jobs降為1,此時(shí)還是17min,再次驗(yàn)證了單個(gè)design run時(shí),jobs的數(shù)量不影響編譯時(shí)間;

Test5是總共有6個(gè)Implementation的Design runs,采用8線程12jobs同時(shí)跑;

在下面這個(gè)圖中也可以看出來(lái),此時(shí)CPU的利用率已經(jīng)很高了。

ab6239aa-5841-11eb-8b86-12bb97331649.png

Test6也是6個(gè)Implementation的Design runs,8線程,但jobs設(shè)置為1,此時(shí)可以看出,只有一個(gè)design run在跑,其他都在等待中,要等這個(gè)前一個(gè)跑完后,后面的才會(huì)開(kāi)始。

Test112219min

Test21219min

Test312817min

Test41817min

Test512838min

Test618120min

Numjobsthreadstime

從上面的試驗(yàn),我們可以總結(jié)如下:

對(duì)于單個(gè)design run,jobs的數(shù)量不影響編譯速度;

在Windows上,默認(rèn)的線程數(shù)是2,我們可以通過(guò)tcl來(lái)改變線程數(shù),但每打開(kāi)工程后都要重新設(shè)置一下,多線程會(huì)使綜合實(shí)現(xiàn)的時(shí)間縮短,但效果并不是很明顯;網(wǎng)上有個(gè)工程師說(shuō)本來(lái)2線程1小時(shí)編譯完的工程,用了8線程后,編譯時(shí)間為50分鐘;

在多個(gè)design runs時(shí),jobs的數(shù)量是當(dāng)前可以同時(shí)運(yùn)行的design run的個(gè)數(shù)。

原文標(biāo)題:Vivado中jobs和threads的區(qū)別?選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

文章出處:【微信公眾號(hào):OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

責(zé)任編輯:haq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1645

    文章

    22050

    瀏覽量

    618717
  • 編譯
    +關(guān)注

    關(guān)注

    0

    文章

    679

    瀏覽量

    34019
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    835

    瀏覽量

    68809

原文標(biāo)題:Vivado中jobs和threads的區(qū)別?選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

文章出處:【微信號(hào):Open_FPGA,微信公眾號(hào):OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    基于FPGA實(shí)現(xiàn)FOC算法PWM模塊設(shè)計(jì)

    哈嘍,大家好,從今天開(kāi)始正式帶領(lǐng)大家從零到一,在FPGA平臺(tái)上實(shí)現(xiàn)FOC算法,整個(gè)算法的框架如下圖所示,如果大家對(duì)算法的原理不是特別清楚的話,可以先去百度上學(xué)習(xí)一下,本教程著重介紹實(shí)現(xiàn)過(guò)程,弱化原理的介紹。那么本文將從PWM模塊
    的頭像 發(fā)表于 07-17 15:21 ?763次閱讀
    基于<b class='flag-5'>FPGA</b><b class='flag-5'>實(shí)現(xiàn)</b>FOC算法<b class='flag-5'>之</b>PWM模塊設(shè)計(jì)

    基于FPGA的壓縮算法加速實(shí)現(xiàn)

    法的速度。我們將首先使用C語(yǔ)言進(jìn)行代碼實(shí)現(xiàn),然后在Vivado HLS中綜合實(shí)現(xiàn),并最終在FPGA板(pynq-z2)上進(jìn)行硬件實(shí)現(xiàn),同時(shí)于
    的頭像 發(fā)表于 07-10 11:09 ?827次閱讀
    基于<b class='flag-5'>FPGA</b>的壓縮算法加速<b class='flag-5'>實(shí)現(xiàn)</b>

    FPGA從0到1學(xué)習(xí)資料集錦

    FPGA實(shí)現(xiàn),使用非常靈活。而且在大容量的 FPGA 中還可以集成多個(gè)軟 core,實(shí)現(xiàn)多核并行處理。硬 core是在特定的
    發(fā)表于 05-13 15:41

    MATLAB中的simulink中仿真速度過(guò)慢,狀態(tài)量數(shù)值很小可以忽略,怎么忽略較小數(shù)值,加快仿真進(jìn)度呢?

    10^-6s),導(dǎo)致我仿真10s要用特別久的時(shí)間。 在仿真的過(guò)程中,很多的狀態(tài)量其實(shí)可以看作零,但是MATLAB都有帶入計(jì)算,怎么才能設(shè)置其最小計(jì)算單位,減小計(jì)算量呢? 所以想請(qǐng)教一下大佬,怎么可以加快仿真速度呢,還是我在計(jì)算的過(guò)程中,有什么設(shè)置上的問(wèn)題
    發(fā)表于 02-23 23:08

    選擇一款能夠實(shí)現(xiàn)多個(gè)通道數(shù)據(jù)采集的ADC,求推薦

    各位專家好!這邊想選擇一款能夠實(shí)現(xiàn)多個(gè)通道數(shù)據(jù)采集的ADC,由于對(duì)通道間的幅度和相位一致性要求較高,最好可以嚴(yán)格控制各通道之間的同步,要求單個(gè)通道的吞吐量為1MSPS以上,SNR最好在90dB以上
    發(fā)表于 01-24 08:28

    基于Agilex 5 FPGA的模塊系統(tǒng)介紹

    ,這些應(yīng)用要求以更低功耗實(shí)現(xiàn)更高性能。SoM可以大大簡(jiǎn)化和加快嵌入式解決方案的開(kāi)發(fā),為降低板卡設(shè)計(jì)和驗(yàn)證的相關(guān)風(fēng)險(xiǎn)提供理想起點(diǎn),并加快產(chǎn)品上市速度。
    的頭像 發(fā)表于 12-19 17:10 ?752次閱讀
    基于Agilex 5 <b class='flag-5'>FPGA</b>的模塊系統(tǒng)介紹

    TLC5602實(shí)現(xiàn)輸出40MHZ的速度嗎?

    請(qǐng)問(wèn)這顆DAC實(shí)現(xiàn)輸出40MHZ的速度嗎,兩個(gè)電壓軌,占空比50%就行,有其它的推薦嗎,設(shè)計(jì)簡(jiǎn)單,性價(jià)比高一點(diǎn)的。
    發(fā)表于 11-26 07:11

    LMK05318在TICS Pro中怎樣設(shè)置,可以加快同步的速度,實(shí)現(xiàn)幾分鐘之內(nèi)相位同步?

    同步可能需要數(shù)小時(shí)。請(qǐng)問(wèn)在TICS Pro中怎樣設(shè)置,可以加快同步的速度,實(shí)現(xiàn)幾分鐘之內(nèi)相位同步?可以接受同步過(guò)程中輸出頻率的偏差,但要求相位快速同步。附件是我這次的使用的配置文件,請(qǐng)問(wèn)這樣的配置是否有問(wèn)題?
    發(fā)表于 11-12 06:46

    基于FPGA實(shí)現(xiàn)FIR數(shù)字濾波器

    。隨著現(xiàn)代數(shù)字通信系統(tǒng)對(duì)于高精度、高處理速度的需求,越來(lái)越多的研究轉(zhuǎn)向采用FPGA來(lái)實(shí)現(xiàn)FIR濾波器。而對(duì)于FIR濾波器要充分考慮其資源與運(yùn)行速度的合理優(yōu)化,各種不同的FIR濾波結(jié)構(gòu)各
    的頭像 發(fā)表于 11-05 16:26 ?1803次閱讀
    基于<b class='flag-5'>FPGA</b><b class='flag-5'>實(shí)現(xiàn)</b>FIR數(shù)字濾波器

    TLV320AIC3104數(shù)據(jù)表中的插圖,請(qǐng)問(wèn)1實(shí)現(xiàn)調(diào)音量嗎?2實(shí)現(xiàn)多通道混音嗎?

    TLV320AIC3104數(shù)據(jù)表中的插圖,請(qǐng)問(wèn)1實(shí)現(xiàn)調(diào)音量?2實(shí)現(xiàn)多通道混音?
    發(fā)表于 11-04 06:36

    tlv320aic3106的tdm模式實(shí)現(xiàn)多個(gè)mic的信號(hào)分時(shí)復(fù)用嗎?

    我想問(wèn)一下,tlv320aic3106的tdm模式,實(shí)現(xiàn)多個(gè)mic的信號(hào)分時(shí)復(fù)用嗎?
    發(fā)表于 10-15 08:34

    同步與多個(gè)FPGA接口的千兆樣本ADC

    電子發(fā)燒友網(wǎng)站提供《同步與多個(gè)FPGA接口的千兆樣本ADC.pdf》資料免費(fèi)下載
    發(fā)表于 10-10 11:32 ?0次下載
    同步與<b class='flag-5'>多個(gè)</b><b class='flag-5'>FPGA</b>接口的千兆樣本ADC

    FPGA在圖像處理領(lǐng)域的優(yōu)勢(shì)有哪些?

    語(yǔ)言編程的,因此可以根據(jù)圖像處理的實(shí)際需求,動(dòng)態(tài)地調(diào)整硬件資源的使用。這使得FPGA在處理圖像時(shí)能夠實(shí)現(xiàn)更高的效比,從而降低系統(tǒng)的功耗。這對(duì)于需要長(zhǎng)時(shí)間運(yùn)行的圖像處理系統(tǒng)尤為重要。 五、可重配置性
    發(fā)表于 10-09 14:36

    AM625SIP處理器如何透過(guò)整合LPDDR4,加快開(kāi)發(fā)速度

    電子發(fā)燒友網(wǎng)站提供《AM625SIP處理器如何透過(guò)整合LPDDR4,加快開(kāi)發(fā)速度.pdf》資料免費(fèi)下載
    發(fā)表于 08-28 10:47 ?0次下載
    AM625SIP處理器如何透過(guò)整合LPDDR4,<b class='flag-5'>加快</b>開(kāi)發(fā)<b class='flag-5'>速度</b>

    聲發(fā)射系統(tǒng)的技術(shù)指標(biāo):最高采樣速度選擇

    雖然理論上采樣速度越高獲得的數(shù)字信號(hào)越完整,但考慮到實(shí)際應(yīng)用的成本,無(wú)法實(shí)現(xiàn)無(wú)限高甚至過(guò)高,只能選擇合理(即滿足應(yīng)用要求)的采樣速度。例如,采樣速度
    的頭像 發(fā)表于 08-26 17:30 ?750次閱讀
    聲發(fā)射系統(tǒng)的技術(shù)指標(biāo):最高采樣<b class='flag-5'>速度</b>的<b class='flag-5'>選擇</b>