作者：朱卓婭，程劍平，魏同立

本文提出了一種應(yīng)用于電流型數(shù)模轉(zhuǎn)換器（DAC）的輸出電路。在對(duì)輸出級(jí)的功能和穩(wěn)定性作了分析計(jì)算后，設(shè)計(jì)了一種高增益、低失真的運(yùn)放（OP）電路。運(yùn)放模擬的直流增益為108dB，環(huán)路帶寬為30MHz，環(huán)路相位裕量為60度，在輸出為1rms時(shí)，THD+N可達(dá)到104.8dB。和傳統(tǒng)的開關(guān)電容（SC）輸出級(jí)相比，該電路具有面積小、噪聲低等優(yōu)點(diǎn)，可應(yīng)用于高精度的電流型DAC。

近年來(lái)，電子通訊市場(chǎng)的發(fā)展極其迅速，這給系統(tǒng)中重要的模塊—數(shù)模轉(zhuǎn)換器（DAC）帶來(lái)了發(fā)展機(jī)遇，同時(shí)也對(duì)DAC設(shè)計(jì)者提出了同時(shí)兼顧高精度和高速度的挑戰(zhàn)。

電流型DAC是基于一系列相互匹配的電流鏡，由輸入數(shù)據(jù)控制電流開關(guān)對(duì)，將電流導(dǎo)向輸出端或者互補(bǔ)輸出端，因此它具有可以直接驅(qū)動(dòng)負(fù)載、速度快、功耗低、面積小等優(yōu)點(diǎn)，被認(rèn)為是一個(gè)解決高速度要求的較佳方案。為了提高轉(zhuǎn)換精度，通?？梢圆捎眠^(guò)采樣（Oversampling）和sigma-delta（ΣΔ）調(diào)制技術(shù)。

在電流型DAC設(shè)計(jì)中，輸出級(jí)設(shè)計(jì)很重要，它的優(yōu)劣將直接影響到系統(tǒng)性能指標(biāo)。如圖1所示，典型的ΣΔ電流型DAC中包含了一個(gè)數(shù)字插值濾波器、一個(gè)ΣΔ調(diào)制器、一個(gè)內(nèi)嵌的電流型DAC以及輸出級(jí)電路。常用的輸出電路由開關(guān)電容（SC）濾波器實(shí)現(xiàn)，但從電路設(shè)計(jì)成本的角度，它有很明顯的缺點(diǎn)。這是因?yàn)镾C濾波器的噪聲主要由熱噪聲（kT）/C決定，所以要提高信噪比就意味著需要更大的片內(nèi)電容，這不僅大大增加了設(shè)計(jì)成本，而且在某些應(yīng)用場(chǎng)合，根本無(wú)法實(shí)現(xiàn)。而采用連續(xù)輸出級(jí)的ΣΔDAC，就可以避免SC電路熱噪聲的影響。

本文在對(duì)電流型DAC輸出級(jí)穩(wěn)定性詳細(xì)分析的基礎(chǔ)上，設(shè)計(jì)了一種低失真的運(yùn)放電路，由于避免了采用大容量電容，芯片實(shí)現(xiàn)面積減小，同時(shí)又提高了系統(tǒng)信噪比，可廣泛應(yīng)用于電流型DAC輸出電路中。

輸出級(jí)原理及穩(wěn)定性分析

由圖1可知，為了將電流型DAC的輸出電流轉(zhuǎn)換成電壓信號(hào)輸出，輸出級(jí)要能實(shí)現(xiàn)電流到電壓的轉(zhuǎn)換（IVC）。在實(shí)際應(yīng)用中，電流型DAC常采用全差分電流歸零（RTZ）電路，以減小碼間干擾和降低對(duì)時(shí)鐘上升延和下降延的匹配要求。相應(yīng)地，輸出電路也需要采用差分結(jié)構(gòu)。

圖1典型的ΣΔ電流型DAC系統(tǒng)

圖2電流型DAC輸出級(jí)的IVC原理

為了簡(jiǎn)化分析，圖2給出了能實(shí)現(xiàn)IVC的輸出級(jí)原理圖。圖2中，虛線框內(nèi)是電流型DAC的等效電路，其中，Ro、Co分別是電流型DAC的輸出電阻和輸出電容，Rf、Cf分別是反饋電阻和反饋電容，Vref是外接基準(zhǔn)電壓。假設(shè)電流型DAC的輸出阻抗為無(wú)窮大，運(yùn)放為理想情況，那么輸出級(jí)轉(zhuǎn)移函數(shù)為：

（1）

由式（1）可見，電流轉(zhuǎn)換到電壓可以由Rf實(shí)現(xiàn)。

圖2中加入了反饋電容Cf，這是為了使輸出級(jí)電路穩(wěn)定，下面給予證明。在無(wú)反饋電容Cf時(shí)，從圖3給出的開環(huán)小信號(hào)等效電路可得到，電路的輸入輸出關(guān)系為：

（2）

圖3無(wú)Cf時(shí)圖2對(duì)應(yīng)的開環(huán)小信號(hào)電路

從式（2）可看出，由于Rf的加入，結(jié)合DAC的輸出電容Co，將會(huì)引入新的極點(diǎn)：

（3）

這將會(huì)引起電路不穩(wěn)定。當(dāng)在回路中加入Cf時(shí)，輸入輸出關(guān)系變?yōu)椋?/p>

（4）

式中，零、極點(diǎn)分別為：

（5）

從式（5）可以看出，如果加入Cf，并保證： RfCf=RoCo（6）時(shí)，零點(diǎn)z可以和極點(diǎn)px2相互抵消，電路穩(wěn)定性提高。此外，Cf還能和Rf實(shí)現(xiàn)簡(jiǎn)單的濾波。如果需要進(jìn)一步的濾波，則可以在芯片外部實(shí)現(xiàn)。

運(yùn)放設(shè)計(jì)

結(jié)構(gòu)設(shè)計(jì)

圖2所示的輸出級(jí)中，最關(guān)鍵的是運(yùn)放設(shè)計(jì)，圖4是運(yùn)放電路圖。運(yùn)放的一端接基準(zhǔn)電壓Vref，以提供共模電壓，另一端接電流型DAC的輸出。設(shè)計(jì)中運(yùn)放必須具有足夠高的增益，這樣才能保證其同相和反相輸入端電壓差小，也就是使DAC中電流源的漏源極電壓Vds和Vref幾乎相等，電流源偏置電路的電流就可以被精確復(fù)制，從而使內(nèi)部DAC獲得較高的精度。另外考慮到寬輸出擺幅的要求，運(yùn)放采用了兩級(jí)結(jié)構(gòu)，為了實(shí)現(xiàn)高于100dB的增益，并且在5V電源下，獲得較好的信噪比，第一級(jí)采用了Folded Cascode結(jié)構(gòu)。

運(yùn)放的輸出級(jí)采用了共源放大器，以獲得較高的輸出擺幅，但其缺點(diǎn)是當(dāng)負(fù)載電阻較小時(shí)，M12的偏置電流有可能下降。因此，在運(yùn)放中加入了一個(gè)由M3“M10構(gòu)成的gm穩(wěn)定電路。當(dāng)M12的偏置電流下降時(shí)，M3和M12的柵電壓下降，使得流過(guò)M3的電流降低，由于M9的電流保持恒定，所以此時(shí)流過(guò)M6的電流增大，再通過(guò)M11的鏡像，使M12的電流上升，從而起到了補(bǔ)償作用。設(shè)計(jì)中為了減小失真，gm穩(wěn)定環(huán)路的跨導(dǎo)需要精心設(shè)計(jì)。

小信號(hào)分析

圖4所示的運(yùn)放是兩級(jí)結(jié)構(gòu)，為了提高穩(wěn)定性，加入Miller電容Cc進(jìn)行頻率補(bǔ)償。為排除由Miller補(bǔ)償所產(chǎn)生右半平面零點(diǎn)的影響，加入了電阻Rz。為了確定運(yùn)放的直流增益、單位增益帶寬以及Cc和Rz的取值，圖5給出了運(yùn)放的小信號(hào)等效圖。由圖5可計(jì)算出運(yùn)放的直流增益為：A（0）=gm1gmmultR1RL （7）

圖4輸出級(jí)中運(yùn)放的電路圖

圖5運(yùn)放的小信號(hào)等效圖

其中g(shù)m1為運(yùn)放第一級(jí)中M1跨導(dǎo)，

，k、m、h如圖4中所示，有

其中W和L為相應(yīng)MOS管的寬和長(zhǎng)。并得到運(yùn)放的單位增益帶寬為：

GB=gm1/Cc （8）

為了消除Cc造成的右半平面零點(diǎn)的影響，可令：

（9）

即將零點(diǎn)推至無(wú)窮遠(yuǎn)處，保證了電路的穩(wěn)定。此時(shí)，運(yùn)放的轉(zhuǎn)移特性可以表示為：

（10）

為了獲得60度的相位裕量，并且A（0）很大時(shí)，由式（10）可以得到：

（11）

設(shè)p3”pn》》GB，則有：

（12）

由式（12）得，|p2|》1.73GB。設(shè)計(jì)時(shí)取|p2|》2GB，所以Cc取值應(yīng)滿足：

（13）

應(yīng)該指出，上述分析并沒考慮運(yùn)放第一級(jí)和輸出級(jí)的鏡像零極點(diǎn)。如果考慮第一級(jí)的鏡像零極點(diǎn)：

（14）

式中，C3為圖4中A點(diǎn)的寄生電容。從式（14）可知，z3部分抵消了p3的影響。設(shè)計(jì)時(shí)需要使p3和z3的值大于GB。

再考慮到運(yùn)放輸出級(jí)的鏡像零極點(diǎn)。由如圖6所示的小信號(hào)原理圖可知，輸入和輸出關(guān)系為：

（15）

其中g(shù)mo為輸出級(jí)跨導(dǎo)，并有：

（16）

由式（16）可知，運(yùn)放輸出級(jí)中電流鏡的鏡像極點(diǎn)將影響gmo，從而影響運(yùn)放的帶寬和相位裕量，設(shè)計(jì)時(shí)需要通過(guò)模擬進(jìn)行調(diào)整。

圖6運(yùn)放輸出級(jí)的等效小信號(hào)原理圖

噪聲分析

運(yùn)放結(jié)構(gòu)中，來(lái)自第二級(jí)的噪聲在除以第一級(jí)增益后可以忽略，主要考慮第一級(jí)噪聲，總噪聲則為：

（17）

其中，k為玻爾茲曼常數(shù)，T為絕對(duì)溫度，μ為器件載流子遷移率，Cox為單位面積氧化層電容，ID為MOS管的漏源極電流，K為與工藝有關(guān)的常數(shù)。式（17）中，前一部分為熱噪聲，而后一部分為閃爍噪聲。為了盡可能地降低運(yùn)放噪聲，設(shè)計(jì)時(shí)可根據(jù)式（17），來(lái)選擇輸入級(jí)M1和M2的寬長(zhǎng)比，并且進(jìn)一步確定M14、M15以及M20、M21管的尺寸。

模擬結(jié)果

采用0.6μm工藝進(jìn)行Hspice模擬驗(yàn)證，根據(jù)應(yīng)用要求，模擬時(shí)采用電源電壓為5V，負(fù)載電阻為1kΩ。圖7為運(yùn)放的環(huán)路頻率特性。由上圖可見，運(yùn)放的直流增益為108dB，環(huán)路帶寬為30MHz，環(huán)路相位裕量為60度，這表明電路是穩(wěn)定的。

圖8為輸出噪聲電壓（模擬時(shí)積分到100GHz），其值為29μVrms。此外，在輸出擺幅為±1.4V時(shí)，模擬得到運(yùn)放的諧波失真電壓（至9次諧波）為3.62μVrms。因此，本文所設(shè)計(jì)的運(yùn)放的THD+N高達(dá)104.8dB。

圖7 環(huán)路頻率特性

圖8 運(yùn)放的輸出噪聲電壓

結(jié)論

設(shè)計(jì)了一種應(yīng)用于電流型DAC的輸出電路。在詳細(xì)分析輸出級(jí)穩(wěn)定性的基礎(chǔ)上，對(duì)其中的運(yùn)放電路進(jìn)行了重點(diǎn)設(shè)計(jì)，模擬結(jié)果表明運(yùn)放在輸出為1rms時(shí)，THD+N為104.8dB；直流增益為108dB，環(huán)路帶寬為30MHz，環(huán)路相位裕量為60度。此電路具有占用芯片面積小、噪聲低等優(yōu)點(diǎn)，適用于高精度電流型DAC的輸出級(jí)中。

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