近日，中芯國際投資90億美元的國內(nèi)首條FinFET芯片生產(chǎn)線落戶上海，據(jù)稱可以一直用到5nm工藝。國際上，頭部代工廠已在從5nm進(jìn)入3nm工藝，雖然三星與臺(tái)積電對(duì)采用哪種技術(shù)似乎出現(xiàn)了分歧，但該來的終究要來，只是時(shí)間問題。

摩爾定律筋疲力盡

1965年到現(xiàn)在，集成電路行業(yè)一直遵循摩爾定律，經(jīng)歷了每18到24個(gè)月晶體管密度翻一番，芯片功能越來越多的演變。但是，隨著每個(gè)新工藝節(jié)點(diǎn)的到來，成本都會(huì)上升，演進(jìn)的節(jié)奏也在放緩。今天，摩爾定律幾乎到了筋疲力盡的境地。

盡管英特爾、臺(tái)積電、三星等公司都在計(jì)劃從2022或2023年開啟3nm和2nm工藝節(jié)點(diǎn)的生產(chǎn)，并從今天的FinFET過渡到新的全環(huán)繞柵極場效應(yīng)晶體管（GAA-FET），但用GAA-FET取代FinFET的轉(zhuǎn)變既昂貴又困難，必定是一條充滿坎坷之路。

FinFET是英特爾在2011年提出的，當(dāng)時(shí)用在22nm芯片上，后來臺(tái)積電、三星一起跟進(jìn)，從14nm/16nm FinFET一直用到現(xiàn)在的5nm。

不可否認(rèn)，摩爾定律一直是集成電路增長的引擎，但代工廠要每18個(gè)月推出一個(gè)新工藝確實(shí)太難了。在每個(gè)節(jié)點(diǎn)，工藝成本和復(fù)雜性都在飛漲，所以節(jié)點(diǎn)縮小的節(jié)奏也從18個(gè)月延長到2.5年或更長。另外，大多代工廠的客戶也承擔(dān)不了遷移至更先進(jìn)節(jié)點(diǎn)的費(fèi)用。

問題變得越來越困難和復(fù)雜，但行業(yè)的共識(shí)是：復(fù)雜和困難也意味著機(jī)會(huì)。激進(jìn)人士認(rèn)為，摩爾定律可以繼續(xù)用在任何器件上，希望工藝達(dá)到3nm甚至更小，因此有很多選擇。

也有人認(rèn)為，隨著芯片規(guī)模的擴(kuò)大，在新節(jié)點(diǎn)上生產(chǎn)更小的晶體管越來越困難，研發(fā)重點(diǎn)已經(jīng)轉(zhuǎn)移到其他領(lǐng)域，比如可以利用封裝獲得更低功耗、速度和更高內(nèi)存的好處。

FinFET也快走到了盡頭

有能力制造先進(jìn)節(jié)點(diǎn)芯片的公司數(shù)量隨著工藝幾何結(jié)構(gòu)的變化而不斷減少，每增加一個(gè)新節(jié)點(diǎn)，成本也越來越高。臺(tái)積電最先進(jìn)的300毫米晶圓廠耗資達(dá)200億美元。

在20nm節(jié)點(diǎn)，人們首次發(fā)現(xiàn)平面晶體管因溝道長度變短導(dǎo)致了所謂短溝道效應(yīng)。這時(shí)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源極-漏極控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少。其影響是閾值電壓降低，器件很容易發(fā)生載流子速度飽和效應(yīng)。當(dāng)然，在22nm及以上節(jié)點(diǎn)，平面晶體管仍是主流技術(shù)。

FinFET對(duì)解決漏電流問題有很大幫助，因?yàn)榕c平面晶體管相比，柵極三面接觸的鰭片可以更好地控制鰭片內(nèi)部形成的溝道。

來到7nm及以下工藝，靜態(tài)泄漏問題再次變得越來越嚴(yán)重，即使是FinFET，功率和性能優(yōu)勢(shì)也開始減弱。過去，代工廠預(yù)計(jì)晶體管規(guī)格擴(kuò)大0.7倍，在同等功率下，性能將提高40%，面積將減少50%。性能提升目前僅為15%到20%，需要更復(fù)雜的工藝、新材料和不同的制造設(shè)備才能獲得上述結(jié)果。

為了降低成本，代工廠已經(jīng)開始部署比過去更加異構(gòu)的新架構(gòu)，而且他們對(duì)在最新的工藝節(jié)點(diǎn)上生產(chǎn)的產(chǎn)品更加挑剔。雖然并非所有芯片都需要FinFET。模擬、RF等都是圍繞著更成熟工藝構(gòu)建的，需求量仍然很大。但數(shù)字邏輯仍在不斷擴(kuò)展，3nm及以后新的晶體管結(jié)構(gòu)正在研發(fā)。

不過，對(duì)于領(lǐng)先工藝，還有幾個(gè)障礙需要克服。當(dāng)鰭片寬度達(dá)到5nm（相當(dāng)于3nm節(jié)點(diǎn)）時(shí)，F(xiàn)inFET已接近其實(shí)際極限。一旦FinFET進(jìn)展乏力，代工廠將轉(zhuǎn)向3nm/2nm甚至更高的納米片（nanosheet）FET（下面將介紹）。

技術(shù)進(jìn)步的最大問題在于，有多少公司會(huì)繼續(xù)資助這種不斷縮小的節(jié)點(diǎn)，同時(shí)這些先進(jìn)節(jié)點(diǎn)芯片如何有效地與同一個(gè)封裝或系統(tǒng)中更成熟的工藝集成。這其實(shí)是規(guī)模經(jīng)濟(jì)的問題，在先進(jìn)節(jié)點(diǎn)，晶圓成本是天文數(shù)字，因此很少有客戶和應(yīng)用能夠利用昂貴的工藝技術(shù)。即使是那些能負(fù)擔(dān)得起成本的客戶，他們的一些片芯尺寸也已經(jīng)超過了最大分刻線尺寸，這會(huì)帶來量產(chǎn)方面的挑戰(zhàn)。

芯片行業(yè)存在的一個(gè)分歧是，深度學(xué)習(xí)及其他應(yīng)用的超級(jí)計(jì)算正推動(dòng)著人們對(duì)3nm、2nm及更高計(jì)算能力的需求不斷增長，與此同時(shí)，IoT和其他高容量、低成本的應(yīng)用將繼續(xù)使用“過時(shí)”的工藝，比如16nm/14nm到3nm FinFET。第一種需要正在使FinFET力不從心，這就是頭部代工廠欲轉(zhuǎn)向GAA-FET的理由。

GAA是FinFET進(jìn)化的必由之路

為了繼續(xù)縮小芯片尺寸，需要GAA-FET。當(dāng)FinFET中的鰭片寬度接近5nm時(shí)，溝道寬度的變化可能導(dǎo)致不期望的變化和遷移率損失。GAA-FET可以繞過這個(gè)問題，是一個(gè)很有前途的未來晶體管候選者。GAA-FET基本上是一個(gè)硅納米線（nanowire），其柵極從四面與溝道接觸。就靜電學(xué)而言它被認(rèn)為是一種終極CMOS器件。在某些情況下，GAA-FET溝道中可能需要InGaAs或其他III-V材料。

GAA-FET具有更好的性能、更低的功率和更低的泄漏，當(dāng)FinFET精疲力竭時(shí)，在3nm以下就需要它了。GAA和FinFET不同，是一種經(jīng)過改進(jìn)的晶體管結(jié)構(gòu)，對(duì)于晶體管的持續(xù)擴(kuò)展至關(guān)重要。在3nm，GAA的一個(gè)關(guān)鍵特性是閾值電壓可以達(dá)到0.3V。與3nm FinFET相比，其開關(guān)待機(jī)功耗更低。

盡管這些新型晶體管被認(rèn)為是FinFET的一個(gè)進(jìn)化步驟，而且已經(jīng)研究了多年，但任何新的晶體管類型或材料對(duì)芯片行業(yè)來說都是一項(xiàng)艱巨的任務(wù)，也涉及到一些成本和上市時(shí)間風(fēng)險(xiǎn)。就像從平面到FinFET的轉(zhuǎn)變一樣，從FinFET到GAA的轉(zhuǎn)變可能舉步維艱。挑戰(zhàn)包括：

·3nm GAA的產(chǎn)品設(shè)計(jì)成本與3nm FET不相上下，但GAA的IP認(rèn)證成本可能是3nm FinFET的1.5倍。

優(yōu)化垂直側(cè)壁上的器件很困難。由于要進(jìn)行約5nm凹蝕，沒有視線，也沒有蝕刻終止層，控制內(nèi)隔離層側(cè)壁蝕刻的工藝變化非常困難，相當(dāng)于無網(wǎng)走鋼絲。

蝕刻工藝難度加大，對(duì)于平面器件來說，采用各向同性（共形）工藝與各向異性（定向）工藝時(shí)比較容易。對(duì)于FinFET來說，這有點(diǎn)棘手；對(duì)于GAA，這個(gè)問題變得非常棘手；在某些地方需要各向同性，比如在納米線/納米片下面蝕刻，另一些地方則需要各向異性。

GAA晶體管需要單獨(dú)的納米片尺寸控制計(jì)量。通過超晶格形成鰭片需要對(duì)厚度、成分和硅片的厚度進(jìn)行單獨(dú)的層控制。

內(nèi)隔離層模塊是定義最終晶體管特性的關(guān)鍵，而模塊的控制對(duì)于最小化晶體管的可變性至關(guān)重要。在內(nèi)隔離層成型的每個(gè)步驟中，精確控制縮進(jìn)和最終隔離層凹陷的形狀和CD（關(guān)鍵尺寸）對(duì)確保正確的器件性能至關(guān)重要。

納米片F(xiàn)ET應(yīng)運(yùn)而生

研發(fā)中的GAA架構(gòu)有幾種類型，供應(yīng)商主要關(guān)注的是納米片F(xiàn)ET。基本上，納米片F(xiàn)ET是一個(gè)側(cè)面有柵極包裹的FinFET，能較低的功率實(shí)現(xiàn)更高性能的芯片。

納米片F(xiàn)ET是2017年IBM研究院提出的。與橫向納米線FET類似，納米片F(xiàn)ET使用更寬和更厚的線（片）來改進(jìn)的靜電特性和驅(qū)動(dòng)電流。該工藝仍處于研發(fā)階段，但與GAA-FET一樣，它也是個(gè)位數(shù)納米工藝節(jié)點(diǎn)晶體管的競爭者之一。

在納米片F(xiàn)ET中，每個(gè)微小的片組成一個(gè)溝道。第一代納米片F(xiàn)ET將采用硅基溝道材料，用于pFET和nFET器件。第二代納米片將使用高遷移率材料來制作pFET，nFET繼續(xù)使用硅。這些材料使溝道中的電子移動(dòng)得更快，提高了器件性能。高遷移率溝道并不是新東西，已經(jīng)在晶體管中用了很多年。但這些材料對(duì)納米片的集成提出了一些挑戰(zhàn)。

表面上看，3nm FinFET和納米片F(xiàn)ET之間的擴(kuò)展優(yōu)勢(shì)似乎微乎其微。最初，后者有44nm CPP（接觸柵間距）和12nm柵極長度。但納米片的優(yōu)點(diǎn)在于：

FinFET器件寬度被量化，而對(duì)于納米片，IC廠商可以改變晶體管中片材的寬度。例如，更寬的納米片可以提供更大的驅(qū)動(dòng)電流和性能。當(dāng)然，窄納米片的驅(qū)動(dòng)電流較小，所占面積也小。

GAA架構(gòu)改善了短溝道控制，進(jìn)一步擴(kuò)展了柵極長度，而疊層納米片則提高了單位空間的驅(qū)動(dòng)強(qiáng)度。

除了技術(shù)上的優(yōu)勢(shì)，納米片F(xiàn)ET也給客戶提供了更多的選擇。
責(zé)任編輯:tzh