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避免PCB中出現(xiàn)串?dāng)_的方法

GLeX_murata_eet ? 來(lái)源:村田中文技術(shù)社區(qū) ? 作者:村田中文技術(shù)社區(qū) ? 2021-03-11 14:22 ? 次閱讀
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在高速PCB設(shè)計(jì)的學(xué)習(xí)過(guò)程中,串?dāng)_是一個(gè)需要大家掌握的重要概念。它是電磁干擾傳播的主要途徑,異步信號(hào)線(xiàn),控制線(xiàn),和IO口走線(xiàn)上,串?dāng)_會(huì)使電路或者元件出現(xiàn)功能不正常的現(xiàn)象。

串?dāng)_(crosstalk)

指當(dāng)信號(hào)在傳輸線(xiàn)上傳播時(shí),因電磁耦合而對(duì)相鄰的傳輸線(xiàn)產(chǎn)生的不期望的電壓噪聲干擾。這種干擾是由于傳輸線(xiàn)之間的互感和互容引起的。PCB板層的參數(shù)、信號(hào)線(xiàn)間距、驅(qū)動(dòng)端和接收端的電氣特性及線(xiàn)端接方式對(duì)串?dāng)_都有一定的影響。

克服串?dāng)_的主要措施是:

加大平行布線(xiàn)的間距,遵循3W規(guī)則;

在平行線(xiàn)間插入接地的隔離線(xiàn);

減小布線(xiàn)層與地平面的距離。

3W規(guī)則

為了減少線(xiàn)間串?dāng)_,應(yīng)保證線(xiàn)間距足夠大,當(dāng)線(xiàn)中心間距不少于3倍線(xiàn)寬時(shí),則可保持70%的電場(chǎng)不互相干擾,稱(chēng)為3W規(guī)則。如要達(dá)到98%的電場(chǎng)不互相干擾,可使用10W的間距。

注:在實(shí)際PCB設(shè)計(jì)中,3W規(guī)則并不能完全滿(mǎn)足避免串?dāng)_的要求。

避免PCB中出現(xiàn)串?dāng)_的方法

為避免PCB中出現(xiàn)串?dāng)_,工程師可以從PCB設(shè)計(jì)和布局方面來(lái)考慮,如:

1. 根據(jù)功能分類(lèi)邏輯器件系列,保持總線(xiàn)結(jié)構(gòu)被嚴(yán)格控制。

2. 最小化元器件之間的物理距離。

3. 高速信號(hào)線(xiàn)及元器件(如晶振)要遠(yuǎn)離I/()互連接口及其他易受數(shù)據(jù)干擾及耦合影響的區(qū)域。

4. 對(duì)高速線(xiàn)提供正確的終端。

5. 避免長(zhǎng)距離互相平行的走線(xiàn)布線(xiàn),提供走線(xiàn)間足夠的間隔以最小化電感耦合。

6. 相臨層(微帶或帶狀線(xiàn))上的布線(xiàn)要互相垂直,以防止層間的電容耦合。

7. 降低信號(hào)到地平面的距離間隔。

8. 分割和隔離高噪聲發(fā)射源(時(shí)鐘、I/O、高速互連),不同的信號(hào)分布在不同的層中。

9. 盡可能地增大信號(hào)線(xiàn)間的距離,這可以有效地減少容性串?dāng)_。

10. 降低引線(xiàn)電感,避免電路使用具有非常高阻抗的負(fù)載和非常低阻抗的負(fù)載,盡量使模擬電路負(fù)載阻抗穩(wěn)定在loQ~lokQ之間。因?yàn)楦咦杩沟呢?fù)載將增加容性串?dāng)_,在使用非常高阻抗負(fù)載的時(shí)候,由于工作電壓較高,導(dǎo)致容性串?dāng)_增大,而在使用非常低阻抗負(fù)載的時(shí)候,由于工作電流很大,感性串?dāng)_將增加。

11. 將高速周期信號(hào)布置在PCB酌內(nèi)層。

12. 使用阻抗匹配技術(shù),以保BT證信號(hào)完整性,防止過(guò)沖。

13. 注意對(duì)具有快速上升沿(tr≤3ns)的信號(hào),進(jìn)行包地等防串?dāng)_處理,將一些受EFTlB或ESD干擾且未經(jīng)濾波處理的信號(hào)線(xiàn)布置在PCB的邊緣。

14. 盡量采用地平面,使用地平面的信號(hào)線(xiàn)相對(duì)于不使用地平面的信號(hào)線(xiàn)來(lái)說(shuō)將獲得15~20dB的衰減。

15. 信號(hào)高頻信號(hào)和敏感信號(hào)進(jìn)行包地處理,雙面板中使用包地技術(shù)將獲得10~15dB的衰減。

16. 使用平衡線(xiàn),屏蔽線(xiàn)或同軸線(xiàn)。

17. 對(duì)騷擾信號(hào)線(xiàn)和敏感線(xiàn)進(jìn)行濾波處理。

18. 合理設(shè)置層和布線(xiàn),合理設(shè)置布線(xiàn)層和布線(xiàn)間距,減小并行信號(hào)長(zhǎng)度,縮短信號(hào)層與平面層的間距,增大信號(hào)線(xiàn)間距,減小并行信號(hào)線(xiàn)長(zhǎng)度(在關(guān)鍵長(zhǎng)度范圍內(nèi)),這些措施都可以有效減小串?dāng)_。

責(zé)任編輯:lq

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原文標(biāo)題:高速PCB設(shè)計(jì)的串?dāng)_知識(shí)你都掌握了嗎?

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