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Astera Labs拓展新領(lǐng)域 以專用解決方案解決數(shù)據(jù)中心連接瓶頸

西西 ? 來源:廠商供稿 ? 作者:Astera Labs ? 2021-03-11 16:16 ? 次閱讀
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在Aries PCIe? Smart Retimer取得成功的基礎(chǔ)之上,Astera Labs以CXL? 2.0解決方案進(jìn)一步突破數(shù)據(jù)中心連接的帶寬、容量和性能瓶頸。宣布與Intel加強(qiáng)合作,為數(shù)據(jù)中心承載運(yùn)算及延遲敏感的工作負(fù)載提供保障

中國,北京 - 2021年3月11日- 智能系統(tǒng)連接解決方案的先驅(qū)Astera Labs今日宣布拓展其關(guān)注領(lǐng)域,目的是解決以數(shù)據(jù)為中心(data-centric)的應(yīng)用系統(tǒng)的性能瓶頸。全新的Aries Compute Express Link?(CXL? 2.0)Smart Retimer(PT5161LX、PT5081LX)產(chǎn)品系列是面向低時延的CXL.io連接方案,是其布局新領(lǐng)域的首款解決方案,目前正積極與戰(zhàn)略性客戶進(jìn)行樣品驗證。

Astera Labs首席執(zhí)行官Jitendra Mohan表示:“隨著我們拓展至CXL生態(tài)系統(tǒng),Astera Labs實現(xiàn)了再次躍進(jìn),通過提供專用解決方案來實現(xiàn)復(fù)雜的異構(gòu)運(yùn)算與可重組的分解式系統(tǒng)拓?fù)??;谠赑CI Express?(PCIe?) 4.0和5.0互連領(lǐng)域的領(lǐng)先地位,Astera Labs的Aries CXL Smart Retimer產(chǎn)品提供了實現(xiàn)全新的工作負(fù)載優(yōu)化平臺的無縫通道?!?/p>

急速增加的數(shù)據(jù)以及人工智能機(jī)器學(xué)習(xí)等特定工作負(fù)載的主流化,都要求專用加速器與通用CPU在相同的主板或機(jī)架內(nèi)協(xié)同工作,同時共享內(nèi)存空間。CXL 2.0互連對實現(xiàn)此類緩存一致性的系統(tǒng)拓?fù)渲陵P(guān)重要。

Astera Labs創(chuàng)始投資人Avigdor Willenz表示:“如同我們先前投資的Annapurna Labs與Habana Labs一樣,Astera Labs正以專用解決方案的先驅(qū)姿態(tài)邁步前行。我相信Astera Labs最新的CXL與PCIe連接解決方案,對于在云端實現(xiàn)人工智能的全部潛力至關(guān)重要?!?/p>

CXL聯(lián)盟總裁Barry McAuliffe表示:“做為CXL聯(lián)盟的早期成員,Astera Labs積極貢獻(xiàn)其在連接方面的專業(yè)知識,推動CXL標(biāo)準(zhǔn)的發(fā)展。很高興看到其首款CXL芯片產(chǎn)品上市,支持快速成長的CXL生態(tài)系統(tǒng)?!?/p>

與Intel成功且持續(xù)擴(kuò)大的合作,使得數(shù)據(jù)中心承載運(yùn)算及延遲敏感的工作負(fù)載成為可能

Astera Labs同時宣布在Aries Smart Retimer產(chǎn)品系列提供全新的低延遲模式(Low Latency Mode),可與Intel Xeon Scalable處理器進(jìn)行PCIe連接。此項進(jìn)展是與Intel公司密切合作的成果,可進(jìn)一步將PCIe鏈路時延降低至10ns以下,并提升以數(shù)據(jù)為中心的工作負(fù)載性能。Astera Labs是首家與Intel Xeon Scalable處理器(代號Sapphire Rapids)在PCIe 5.0接口上實現(xiàn)強(qiáng)壯互連的廠商。

此外,Astera Labs發(fā)布其Equinox產(chǎn)品,它是適用于PCIe/CXL應(yīng)用的新型即插即用Smart Retimer Add-in-Card。與Intel公司合作開發(fā)的Equinox卡和相關(guān)專用固件可簡化采用Intel最新Xeon Scalable處理器開發(fā)PCIe 5.0系統(tǒng)。這展現(xiàn)了Astera Labs的一種轉(zhuǎn)變,即通過其提供易用的即插即用板卡,迅速實現(xiàn)復(fù)雜的系統(tǒng)拓?fù)洹?/p>

Intel公司企業(yè)副總裁兼數(shù)據(jù)中心工程與架構(gòu)部門總經(jīng)理Zane Ball表示:“PCIe Gen5和CXL是目前乃至未來在異構(gòu)運(yùn)算工作負(fù)載和數(shù)據(jù)中心架構(gòu)的基礎(chǔ)技術(shù)。我們正與Astera Labs等生態(tài)系統(tǒng)領(lǐng)導(dǎo)者合作,為即將發(fā)布的Intel Xeon Scalable平臺(代號Sapphire Rapids)及其他平臺大幅降低PCIe和CXL的互連延遲。”

供貨情況:

·適用于PCIe 5.0(PT5161LR、PT5081LR)和CXL(PT5161LX、PT5081LX)的Aries Smart Retimer可與戰(zhàn)略性客戶進(jìn)行樣品驗證。

·適用于PCIe 4.0并支持低延遲模式的Aries Smart Retimer現(xiàn)已量產(chǎn)。

·適用于PCIe 5.0(EQUINOX)的Aries Smart Retimer Add-in-Card已開放訂購。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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