作者：Rajeev Kumar，Harpinder Singh

串行總線(xiàn)協(xié)議PCIe、ASI和sRIO的比較

電路板間以及背板上的數(shù)據(jù)通信越來(lái)越受到關(guān)注。由于下一代計(jì)算機(jī)、控制和通信系統(tǒng)的設(shè)計(jì)都是為日益提高的性能需求所驅(qū)動(dòng)的，建立在共享多點(diǎn)并行總線(xiàn)協(xié)議和非標(biāo)準(zhǔn)小型封裝及機(jī)架上的傳統(tǒng)系統(tǒng)正在被小型模塊化系統(tǒng)所取代。

點(diǎn)對(duì)點(diǎn)的串行總線(xiàn)協(xié)議正在取代多點(diǎn)的并行總線(xiàn)協(xié)議。PCIe（PCI Express）和sRIO（Serial Rapid I/O，串行快速I(mǎi)/O）等片間串行總線(xiàn)互連正用于高速高密度的模塊設(shè)計(jì)，甚至更小的嵌入式設(shè)計(jì)也能受益于這些新的串行互連。

背板的總線(xiàn)互連是建立模塊化系統(tǒng)的關(guān)鍵。新的設(shè)計(jì)需要低延遲的互連，某些情況下，還需要互連具有多種QoS功能以使子系統(tǒng)緊密耦合。一些經(jīng)銷(xiāo)商開(kāi)發(fā)了專(zhuān)用的背板協(xié)議，但是，隨著ASI（Advanced Switching Interconnect，高級(jí)交換互連）的發(fā)展，專(zhuān)用背板會(huì)越來(lái)越少。

串行互連的構(gòu)架

無(wú)處不在的PCI/PCI-X加載/存儲(chǔ)外設(shè)互連總線(xiàn)協(xié)議使用了深度優(yōu)先的層次樹(shù)將I/O設(shè)備和CPU相連，PCIe是其后繼者。所有設(shè)備共享一個(gè)公共存儲(chǔ)器和I/O地址空間，數(shù)據(jù)包基于存儲(chǔ)器和I/O地址傳遞。

主機(jī)CPU經(jīng)主橋（或稱(chēng)根聯(lián)合體）與I/O設(shè)備相連，或轉(zhuǎn)為形成層次樹(shù)。PCIe的使用正在猛增，它被廣泛應(yīng)用于PC、服務(wù)器、存儲(chǔ)器和電信系統(tǒng)。

sRIO同樣是串行加載/存儲(chǔ)總線(xiàn)協(xié)議，它針對(duì)基于DSP的嵌入式應(yīng)用。sRIO有一個(gè)使用郵箱或隊(duì)列的信息設(shè)備，并用設(shè)備地址擴(kuò)充了基于存儲(chǔ)器地址的路由。

sRIO與PCIe的主要區(qū)別在于它具有支持點(diǎn)對(duì)點(diǎn)通信的能力；SerDes采用×1和×4的縮減的連接寬度，速率為3.125Gb/s；此外，sRIO還有原子操作等附加的數(shù)據(jù)包定義。

sRIO的其他特性包括：簡(jiǎn)單的地址分配路由、小數(shù)據(jù)包頭和基于郵箱的信息機(jī)制。通過(guò)延伸這一特性就發(fā)展成了快速結(jié)構(gòu)（Rapid Fabric）。

為將控制系統(tǒng)、計(jì)算機(jī)和通信背板整合，ASI提供了可擴(kuò)展的互連。它用三層堆棧結(jié)構(gòu)使物理數(shù)據(jù)傳輸和同步，它也使用了PCIe的物理層和數(shù)據(jù)鏈路層，并進(jìn)行了少許的增強(qiáng)。

傳輸層提供了基于路徑的路由機(jī)制，支持背板特性，并將應(yīng)用空間擴(kuò)展至包含路由器等通信系統(tǒng)。在ASI定義中包含了PI（協(xié)議接口），它為網(wǎng)絡(luò)以及傳統(tǒng)的或經(jīng)銷(xiāo)商定義的開(kāi)隧道（tunneling）提供了傳輸服務(wù)。

PI網(wǎng)絡(luò)服務(wù)基本規(guī)范包括設(shè)備管理（PI-4）、事件/錯(cuò)誤處理（PI-5）、組播（PI-0）和拆分與重組的通用傳輸（PI-2），以及網(wǎng)絡(luò)管理。ASI配套規(guī)范定義了簡(jiǎn)單排隊(duì)和簡(jiǎn)單加載/存儲(chǔ)等附加的數(shù)據(jù)運(yùn)動(dòng)模型。

圖1 ASI構(gòu)架和基于路徑的路由

ASI基于路徑的路由簡(jiǎn)化了交換機(jī)設(shè)計(jì)，同時(shí)也通過(guò)免除對(duì)交換機(jī)路由表的支持縮短了延遲。圖1顯示了典型的基于背板的ASI系統(tǒng)及其基于路徑的路由。

總線(xiàn)協(xié)議的對(duì)比

表1總結(jié)了片間和背板總線(xiàn)接口的關(guān)鍵特性?；跇?biāo)準(zhǔn)的高速串行互連和標(biāo)準(zhǔn)小型模塊化設(shè)計(jì)指出了下一代計(jì)算機(jī)與通信系統(tǒng)設(shè)計(jì)的方向。

表1 三種總線(xiàn)接口特性的對(duì)比

PCIe可能是大部分CPU和端點(diǎn)設(shè)備的選擇；sRIO有望成為用于無(wú)線(xiàn)基礎(chǔ)設(shè)施上線(xiàn)卡DSP的指導(dǎo)性方案；而ASI則提供了豐富的支持高性能背板互連的特性。

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