Verilog HDL verilog hdl和vhdl的區(qū)別

Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的硬件描述語言，也可描述邏輯電路圖、邏輯表達(dá)式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語言。

Verilog HDL用于從算法級、門集到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。

Verilog HDL語言具有這些描述能力，如設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時延和波形產(chǎn)生機(jī)制，同時Verilog HDL還提供了編程語言接口，通過該接口可在模擬、驗(yàn)證器件從外部訪問設(shè)計(jì)，也包括模擬的具體控制和運(yùn)行。

Verilog VDL語言不僅定義了語法，編寫的模型也可通過Verilog仿真器進(jìn)行驗(yàn)證，也因?yàn)閺?a href="http://www.www27dydycom.cn/soft/data/21-24/" target="_blank">C語言繼承了多鐘操作符和結(jié)構(gòu)，具備擴(kuò)展的建模能力。

使用Verilog描述硬件的基本設(shè)計(jì)單元是模塊（module），復(fù)雜的電子電路主要是通過模塊的相互連接調(diào)用實(shí)現(xiàn)的，模塊被包含在關(guān)鍵字module、endmodule內(nèi)。

Verilog HDL的數(shù)據(jù)類型是具有八種信號強(qiáng)度的四值邏輯，分別是

0代表邏輯低電平，條件為假

1代表邏輯高電平，條件為真

z代表高阻態(tài)，浮動

x代表未知邏輯電平

Verilog HDL所用到的變量都屬于線網(wǎng)類型和寄存器。

Verilog HDL與VHDL的區(qū)別在于

1.Verilog HDL繼承自C語言，VHDL繼承自ADA

2.Verilog HDL描述的是行為級、RTL級、門級、開關(guān)級，不支持電路級和版圖級；VHDL描述的是系統(tǒng)級、行為級、RTL級、門級。

以上是關(guān)于Verilog HDL的基礎(chǔ)知識，希望對用戶有所幫助

本文整合自百度百科

責(zé)編AJX