CadenceLIVE China用戶大會開幕，燧原科技又有兩篇論文獲得了本次“CadenceLIVE杰出論文獎(jiǎng)”，其中《Tempus-PI 仿真和實(shí)測關(guān)鍵時(shí)序路徑的一致性研究》則獲得“Best Paper”的殊榮。

此外，在今天下午舉行的各個(gè)技術(shù)分論壇上，燧原科技分別在“數(shù)字設(shè)計(jì)與Signoff”和“PCB、封裝和系統(tǒng)分析”會議上發(fā)表了演講。

Tempus-PI 仿真和實(shí)測關(guān)鍵時(shí)序路徑的一致性研究

芯片設(shè)計(jì)向著更高的集成化、更高的頻率以及更加復(fù)雜的簽核 （signoff） 流程發(fā)展。其中靜態(tài)時(shí)序分析 （STA） 是數(shù)字芯片設(shè)計(jì)signoff 中最關(guān)鍵的環(huán)節(jié)之一。對于關(guān)鍵路徑的定位，仿真優(yōu)化都是影響芯片性能的重要步驟。同時(shí)，隨著芯片設(shè)計(jì)復(fù)雜化，技術(shù)節(jié)點(diǎn)向納米量級發(fā)展，電源傳輸網(wǎng)絡(luò)造成邏輯單元的電壓降分析也變得越來越系統(tǒng)化，精細(xì)化。因此由于電壓降引入的時(shí)序變化也越來越多的需要考量，尤其是關(guān)鍵路徑上的電壓降。

傳統(tǒng)的靜態(tài)時(shí)序分析會將電壓的不一致性作為減弱參數(shù)形式，以一定的余量幫助使用者覆蓋大部分真實(shí)芯片中的情況。但是隨著芯片越來越大，軟硬件的功能越來越多，由于電壓降引起的時(shí)序違例越來越多。很多情況下IR的分析是符合標(biāo)準(zhǔn)的，現(xiàn)在主流的大規(guī)模芯片如AI芯片都是基于12nm、7nm或者更小的技術(shù)節(jié)點(diǎn)，封裝還會引入3DIC，電壓降分析越來越復(fù)雜也越來越重要。與此同時(shí)，時(shí)序分析也將會引入電壓降的影響。Tempus-PI提供一個(gè)真正的時(shí)序和電壓降協(xié)同仿真的簽核流程，以此來幫助找到真正的電壓敏感的關(guān)鍵路徑。該仿真工作的結(jié)果得到了芯片測試的一致性驗(yàn)證。

基于信號與電源完整性的有效分析優(yōu)化2.5D-3D的設(shè)計(jì)

高帶寬內(nèi)存 （HBM） 存儲系統(tǒng)已成為某些超級計(jì)算機(jī)中用于高性能圖形加速、網(wǎng)絡(luò)設(shè)備以及高性能數(shù)據(jù)中心的最廣泛使用的存儲器件。與傳統(tǒng)的存儲器接口相比，HBM可實(shí)現(xiàn)更高的帶寬，同時(shí)消耗更少的功耗。HBM廣泛應(yīng)用于高級封裝中，結(jié)合中介層基板芯片 （Interposer）實(shí)現(xiàn)存儲器的數(shù)據(jù)讀寫。而Interposer的設(shè)計(jì)隨著HBM的速率上升，信號完整性 （SI） 和電源完整性 （PI） 帶來的挑戰(zhàn)越來越大。Interposer的設(shè)計(jì)人員在初始設(shè)計(jì)時(shí)，為了克服SI 和PI的挑戰(zhàn)，需要有效的仿真方法學(xué)指導(dǎo)設(shè)計(jì)。

本文從SI和PI 角度討論如何設(shè)計(jì)仿真，首先從信號完整性的角度討論了設(shè)計(jì)的考量點(diǎn)，其次從電源完整性的角度討論電源噪聲在高速傳輸信號中的影響，并提出了如何仿真與預(yù)測大量同步開關(guān)噪聲等電源噪聲對眼圖的影響，最后基于芯片的測試結(jié)果對比仿真給出結(jié)論。

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