混合信號建模語言Verilog-AMS很多人做模擬電路的朋友，都希望有一款“模擬FPGA”，希望有一個“模擬的Verilog”，但現(xiàn)實是沒有“模擬的Verilog”只有混合信號建模語言-Verilog-AMS，今天就簡單介紹一下-Verilog-AMS。

為了便于物理系統(tǒng)的建模，人們在Verilog-2005的基礎(chǔ)上，添加了一些新的關(guān)鍵字和語法結(jié)構(gòu)，由此誕生了Verilog-AMS標(biāo)準(zhǔn)。所以Verilog-AMS是Verilog-2005的一個超集。換言之，Verilog-2005又是Verilog-AMS的子集。這里還有一個Verilog-A，具體三者關(guān)系如下：

該標(biāo)準(zhǔn)定義了標(biāo)準(zhǔn)的Verilog仿真器和模擬解算器之間的互動。而且，Verilog-AMS語言從誕生開始，就是為常用的物理系統(tǒng)的建模，而不僅是為電路網(wǎng)絡(luò)的建模而創(chuàng)造的。

Verilog-AMS基礎(chǔ)Verilog-AMS引入了一些重要的新概念。其中最重要的新概念可以總結(jié)為兩個關(guān)鍵字：discipline和nature。在“標(biāo)準(zhǔn)”的Verilog中net（線網(wǎng)）類型表示的只是具體的物理連接線路。在顯示仿真的結(jié)果時，可以觀察到在一段時間里這條線路的狀態(tài)變化。因此，net有兩個含義：具體的物理連接和時間歷史。電路節(jié)點表示兩個或更多個元件連接在一起的那個點。然而，不能討論該節(jié)點本身的行為，除非指定討論的對象是該節(jié)點的電壓或流過該節(jié)點的電流，以及其他方面。

為了對具體的物理連接和行為進(jìn)行區(qū)別，Verilog-AMS引入了新的關(guān)鍵字。在模型中，節(jié)點上的電壓或者電流用關(guān)鍵字nature聲明。在舉例說明之前，必須先解釋一下nature和節(jié)點之間是怎樣相互關(guān)聯(lián)的。

節(jié)點和網(wǎng)絡(luò)類型有著密切的關(guān)聯(lián)。例如，電路節(jié)點歸屬于電路網(wǎng)絡(luò)，磁節(jié)點歸屬于磁網(wǎng)絡(luò)。各種網(wǎng)絡(luò)的行為都可以用關(guān)鍵字nature（性質(zhì)）來描述。例如，電路網(wǎng)絡(luò)的行為可以用電壓和電流來描述；

而磁網(wǎng)絡(luò)的行為可以用磁動勢和磁通量來描述。每一類型的網(wǎng)絡(luò)都有自身的一對性質(zhì)。這一對性質(zhì)可以描述為flow（流性質(zhì)）和potential（勢性質(zhì)）。例如，在電路網(wǎng)絡(luò)中，電流通過元件從網(wǎng)絡(luò)的一個節(jié)點流到另一個節(jié)點；

此刻，也可以測量元件兩端的電動勢。每一類型的網(wǎng)絡(luò)都具有一對這樣的流性質(zhì)和勢性質(zhì)。（請注意，也可以按照與傳統(tǒng)思路完全相反的概念來定義這個電網(wǎng)絡(luò)，即在該電網(wǎng)絡(luò)中，定義電流具有勢性質(zhì)，電壓具有流性質(zhì)。

從數(shù)學(xué)角度來定義性質(zhì)，無論傳統(tǒng)的或相反的定義都是可接受的。然而，在電網(wǎng)絡(luò)中，接受符合傳統(tǒng)約定的性質(zhì)定義比較容易。而在其他類型的網(wǎng)絡(luò)中，確定究竟哪個物理量為勢性質(zhì)，哪個物理量為流性質(zhì)可能不那么清楚。）

在某特定網(wǎng)絡(luò)節(jié)點性質(zhì)的定義中，事實上定義了該網(wǎng)絡(luò)的流性質(zhì)和勢性質(zhì)。因此，只聲明某個線網(wǎng)是一個特定的Verilog類型的線網(wǎng)是不夠的，所以必須添加一種新結(jié)構(gòu)，即discipline（規(guī)則）來描述該線網(wǎng)。規(guī)則由兩個部分組成：勢性質(zhì)和流性質(zhì)。此外，domain（域）可以聲明為連續(xù)的continuous）或者離散的discrete）。在默認(rèn)情況下，規(guī)則是連續(xù)的。

電路規(guī)則可以用如下語句聲明：

disciplineelectrical
potentialVoltage;
flowCurrent;
enddiscipline

與別處-樣，代碼段中的關(guān)鍵字用粗字體表示。代碼段中的Voltage(電壓）和Current(電流）是什么?我們知道potential(勢）和flow(流）這兩部分都是natures(性質(zhì)），所以Voltage和Current一定是natures。

natureVoltage
units="V";
access=V;
idt_nature=Flux;
abstol=le-6;
endnature

natureCurrent
units="A";

accessI
idt_nature=Charge;
abstol=le-12;

endnature

這兩個性質(zhì)聲明塊的內(nèi)容都由四條語句組成，但并非每條語句都是必需的。第1條語句units列出了用于表示該性質(zhì)的符號。Verilog-AMS語言不執(zhí)行維度分析，所以這條語句只是提供可讀性而已。第2條語句中的access給出了訪問功能。由于第2條語句中存在access，所以在代碼段中，V(nodel)表示引用節(jié)點1的電壓。第3條語句中的idt_nature表示等號后的物理量具有時間積分的性質(zhì)。也可以用ddt_nature來表示等號后的物理量具有時間導(dǎo)數(shù)的性質(zhì)。但在這種場合，F(xiàn)lux(通量）和Charge(電荷）應(yīng)該在別處聲明。最后一條語句中的關(guān)鍵字abstol表示允許的絕對誤差，這條語句定義了性質(zhì)塊聲明的變量在計算過程中的精確度。

在下面的例子中，假設(shè)在文件disciplines.vams中包含一些電規(guī)則的定義。每個模塊的開頭都包括該規(guī)則定義文件?，F(xiàn)在就可以用該文件中定義的電規(guī)則來定義一個或者多個節(jié)點。

“

electrical nodel,node2;

”

我們可以用與定義線網(wǎng)或端口完全相同的方法在模塊中定義節(jié)點。在端口聲明時，必須聲明端口的方向為inout(輸入/輸岀雙向端口）類型。例如，下面的代碼段聲明了一個電阻模塊：

'include"disciplines.vams";
moduleresistor(nodel,node2);
inoutnodel,node2;
electricalnodel,node2;
parameterrealR=1;

寫到這里，只是創(chuàng)建了物理節(jié)點。可以用I(nodel,node2)表示在這兩個節(jié)點之間流動的電流；也可以聲明一個或多個支路。兩個節(jié)點之間的支路可以用下面的語句聲明：

“

branch (nodel,node2) res;

”

所以，現(xiàn)在還可以用I(res)來表示流經(jīng)電阻的電流。

每個流經(jīng)物理量的計算基準(zhǔn)點就是所謂的參考節(jié)點。在電路網(wǎng)絡(luò)中，該參考節(jié)點通常稱為地線或者接地點。在Verilog-AMS模型中，通常用下面的語句來表示接地點：公眾號：OpenFPGA

“

ground gnd;

”

作用語句

作用語句(contrihution statement)用于定義模擬模型的線路方程。在作用語句中，使用符號“<+”來表示表達(dá)式如何作用于某線路方程組。請注意，“<+”不是傳統(tǒng)意義上的賦值操作符，而是對同一個流或者勢的多個作用的總和。

因此，作用語句是由模擬仿真器求解的聯(lián)立方程。作用語句必須放在模擬過程塊之中。為了說明作用語句，我們編寫了一個電阻器的完整模型：

'include"disciplines.vams"
moduleresistor(nodel,node2);
inoutnodel,node2;

electricalnodel,node2;
parameterrealR=1;
branch(nodel,node2)res;

analogbegin
I(res)<+?V(res)/R?;
end

endmodule

可以用類似的方法為其他元件建模。例如，下面的代碼段是一個電容器的Verilog-AMS模型:

'include"disciplines.vams"
modulecapacitor(nodel,node2);
inoutnodel,node2;
electricalnodel,node2;
parameterrealC=1;
branch(nodel,node2)cap;

analogbegin
I(cap)<+?C*ddt(V(cap));
end
endmodule

上面程序中的ddt是一個求導(dǎo)函數(shù)。其功能是求出電容兩端電壓的變化率，即求電壓的微分。而下面語句中的idt是一個積分函數(shù)，其功能是計算其后面變量（流經(jīng)電容的電流）的積分。由于作用語句是代數(shù)表達(dá)式而不是賦值操作，所以可以用以下方程來表示電容電壓：

“

V(cap) < + idt ( I(cap))/C;

”

在結(jié)束這些基本模型的討論之前，讓我們先考慮一個產(chǎn)生正弦波形的純電壓源，以后需要把這個電壓源模型作為基礎(chǔ)元件來描述DAC。

'include"constants.vams"
'include"disciplines.vams"
modulevsin(a,b);
inouta,b;
electricala,b;
branch(a,b)vs;

parameterrealvo=1;
parameterrealva=1;
parameterrealfreq=1;

analogbegin
V(vs)<+?vo?+?va?*?sin('M_TWO_PI*freq*$abstime);
end
endmodule

在文件constants.vams中，定義了許多有用的參數(shù)，其中包括M_TWO_PI(即2倍的圓周率—2π)，$time，但是$abstime返回的是一個實型數(shù)。

混合信號建模

Verilog-AMS是一種混合信號建模語言，所以我們可以把模擬結(jié)構(gòu)和數(shù)字結(jié)構(gòu)寫在同一個模塊中。下面編寫一個簡單比較器的模型。該比較器可以對兩個模擬電壓信號進(jìn)行比較，把比較結(jié)果轉(zhuǎn)換為1比特的數(shù)字信號。當(dāng)?shù)?個輸人信號比第2個大時，比較器輸出邏輯1，否則輸出邏輯0。該比較器的Verilog-AMS模型如下：

"include"disciplines.vams"
modulecomp(Aplus,Aminus,Dout);
inoutAplus,Aminus;
electricalAplus,Aminus;
outputDout;
regDout;
initial
begin
Dout=l'bl;
forever
begin
@(cross(V(Aplus,Aminus),-1))Dout=1'bO;
@(cross(V(Aplus,Aminus),+1))Dout=l'bl;
end
end
endmodule

這個模塊有三個端口，其中兩個是電路節(jié)點，另一個是數(shù)字輸出端口。在模塊體中，必須能檢測到其中一個模擬電壓大于或小于另一個模擬電壓的時刻，根據(jù)比較的結(jié)果，對開關(guān)進(jìn)行相應(yīng)的操作，輸出邏輯1或者0。這個比較器當(dāng)然可以用一個簡單的比較操作符這個模塊有三個端口，其中兩個是電路節(jié)點，另一個是數(shù)字輸出端口。在模塊體中，必須能檢測到其中一個模擬電壓大于或小于另一個模擬電壓的時刻，根據(jù)比較的結(jié)果，對開關(guān)進(jìn)行相應(yīng)的操作，輸出邏輯1或者0。這個比較器當(dāng)然可以用一個簡單的比較操作符來表示，但是在這里用cross函數(shù)來表示更好一些。當(dāng)表達(dá)式越過0時，立即產(chǎn)生一個數(shù)字信號事件。在cross函數(shù)中的第2個參數(shù)是用來表示方向的，只有從一個方向越過0才能觸發(fā)事件，+1表示正方向，-1表示負(fù)方向，而0或不指定參數(shù)，則表示有兩個方向。然而cross函數(shù)并不觸發(fā)初始條件事件。因此，編寫一個初始化塊，先給Dout賦一個初始值，然后檢測輸入的模擬電壓的上升或下降是否越過0,一旦越過，立即觸發(fā)事件，根據(jù)越過0的方向，切換Dout的邏輯值為1或0。公眾號：OpenFPGA

Verilog-AMS仿真器

ADC、DAC和PLL的混合信號模型是否可以完全用標(biāo)準(zhǔn)的Venlog語言來建模，可能還有爭論。實際上，在這些模型中只有極少量的行為必須用模擬解算器才行。Verilog-AMS真正強(qiáng)大的功能在于允許在Verilog數(shù)字模型仿真的同時，進(jìn)行模擬電路的仿真，而傳統(tǒng)的模擬電路仿真必須使用SPICE軟件才行。我們可以把SPICE的網(wǎng)表添加到Verilog-AMS的仿真庫中。

目前，有許多仿真器支持多種語言的仿真。因此，組成系統(tǒng)模型的子模塊可以用Verilog、SystemVerilog、Verilog-AMS、SPICE、VHDL、VHDL-AMS和SystemC等多種語言來編寫。

總結(jié)

數(shù)字電路必須與真實的模擬世界接口，這個接口及與模擬元件的相互作用的建?？偸鞘掷щy的。Verilog-AMS擴(kuò)展了Verilog功能，允許模擬和混合信號建模。典型的轉(zhuǎn)換器包括階梯型DAC、快閃型ADC和PLL。所有這些元件都可以用Verilog-AMS建模和仿真。目前從這些無件的行為模型還不能自動綜合出元件的物理構(gòu)造，由于rilog-AMS仿真器還是-個相對較新的事物，所以個別Venlog-AMS語法得不到Verilog-AMS仿真器的支持是很冇吋能的。這些仿真器確實提供了SPICE模型與Verilog-AMS之間進(jìn)行接口的手段，從而允許完整系統(tǒng)的建模。

目前，國內(nèi)對Verilog-A/Verilog-AMS研究很少，希望借此文章讓更多人了解Verilog-A/Verilog-AMS，在未來可能有更大的用途。