Q1
產(chǎn)品客戶在上板后測(cè)試功能異常2%,拆下的不良品開(kāi)蓋發(fā)現(xiàn)芯片表面皸裂,有可能是那個(gè)環(huán)節(jié)出了問(wèn)題?嚴(yán)重的芯片背面也裂。
A
頂針工位導(dǎo)致的可能性最大,檢查藍(lán)膜上頂針痕跡,看看是不是頂偏了,存在開(kāi)始痕跡不明顯,應(yīng)用過(guò)程加劇,回流焊應(yīng)力可以加劇惡化,可以抽樣去做回流,然后復(fù)測(cè)一下,如果回流焊一片都沒(méi)有發(fā)現(xiàn),那就繼續(xù)切片看下不同裂紋的走向,以及排查裝配過(guò)程是否單板大的硬件,以及是否離螺釘位的距離,總之既要從材料生產(chǎn)過(guò)程排查,又要從應(yīng)用層面出發(fā)
總結(jié):關(guān)于芯片Die裂開(kāi)這個(gè)問(wèn)題,大概有這幾種可能:
1. 芯片內(nèi)部有應(yīng)力,過(guò)高溫爐加大了應(yīng)力,導(dǎo)致裂開(kāi)。
2. 客戶高溫爐溫度設(shè)定超標(biāo)。
3. Wafer的設(shè)計(jì)或者生產(chǎn)工藝不合理。
4. 曲線設(shè)計(jì)不合理(如溫升、溫降、保持)
Q2
有沒(méi)有可以使用INCAL老化板做LTOL的資源?
A
如果金手指要插到INCAL機(jī)器里,國(guó)內(nèi)應(yīng)該沒(méi)有,第三方實(shí)驗(yàn)室只有季豐有INCAL老化爐
Q3
LFBGA產(chǎn)品,球徑0.4,pitch0.8,F(xiàn)T時(shí)對(duì)不良品進(jìn)行3次復(fù)測(cè),然后將若干枚失效樣品放入袋子里混裝寄出。拿到樣品后,發(fā)現(xiàn)袋子里有脫落的錫球。這個(gè)錫球脫落正常嗎?結(jié)合力有這么脆弱嗎?哪個(gè)標(biāo)準(zhǔn)是驗(yàn)證ball的結(jié)合力的?
A
放在袋子里混裝寄出的操作不太規(guī)范。如果懷疑結(jié)合力弱,可以做錫球推拉力實(shí)驗(yàn)。
參考標(biāo)準(zhǔn):JESD22-B115A,JESD22-B117B
Q4
請(qǐng)教一下可靠性方面的專(zhuān)家,請(qǐng)問(wèn)HTOL實(shí)驗(yàn)的樣品數(shù)量是依據(jù)什么確定的?
A
參考文獻(xiàn):LTPD,JESD47
Q5
一般大家客戶要求的抽檢不良率會(huì)要求到多少PPM(非汽車(chē)電子)
A
1000-3000PPM,這邊需求的標(biāo)準(zhǔn)指的是會(huì)寫(xiě)在采購(gòu)框架合同上的,實(shí)際上千分之1-3確實(shí)可能比較高了,但是肯定是想給自己留buffer的。工業(yè)級(jí)這個(gè)標(biāo)準(zhǔn)要求還可以。
一般來(lái)說(shuō),客戶報(bào)告的不良率會(huì)比真實(shí)不良率高很多。一個(gè)原因是因?yàn)榛鶖?shù)可能太少。另外一個(gè)原因是因?yàn)榭蛻魰?huì)拿 fail芯片除以本次測(cè)試的數(shù)量,導(dǎo)致整體DPPM偏高。
Q6
DPPM在設(shè)計(jì)端和coverage強(qiáng)相關(guān),其中數(shù)字coverage比較好統(tǒng)計(jì),模擬coverage有什么方法或工具可以統(tǒng)計(jì)嗎?
A
數(shù)字部分 存儲(chǔ)部分 模擬部分 都要評(píng)估測(cè)試覆蓋率,包括hard defect 還有soft defect(EFR need ATE DVS rescreen)
參考標(biāo)準(zhǔn):J1752_3_201709
Q7
請(qǐng)教下相同測(cè)試項(xiàng)經(jīng)過(guò)CP測(cè)試的,F(xiàn)T階段出現(xiàn)很高比例的電性參數(shù)偏小失效,一般有什么可能情況?這個(gè)封裝廠同期同封裝其他型號(hào)無(wú)異常,而且此型號(hào)前期未出現(xiàn)此良率異?,F(xiàn)象。有沒(méi)有可能和wafer工藝或trim有關(guān),此電壓參數(shù)CP測(cè)試涉及trim。如果這個(gè)IC加熱一段時(shí)間后,電壓正常了,這一般是什么可能?
A
CP和FT數(shù)據(jù)不一致,主要原因是封裝的電性影響和應(yīng)力影響。至于具體原因還需要具體案例和數(shù)據(jù)才能分析,考慮下封裝應(yīng)力,取die出來(lái)再測(cè)下,當(dāng)然還有其他因素。
如果是CP trim,然后FT在相同條件測(cè)試Post Trim結(jié)果,然后CP post trim 比FT post trim要小的話可以考慮看看是不是上面他們說(shuō)的CP測(cè)試機(jī)臺(tái)或者硬件問(wèn)題導(dǎo)致CP測(cè)試結(jié)果實(shí)際上出現(xiàn)shift,但是從data 上看正常,結(jié)果到FT就反映出這個(gè)shift了。這個(gè)對(duì)比一下正常wafer和異常wafer批次的pre trim分布應(yīng)該可以看出是否是這種情況。
建議CP測(cè)試完后bake 一下,模擬封裝需要的bake,再來(lái)測(cè)試CP trim,驗(yàn)證是否是ft/CP測(cè)試差異。有遇到過(guò)fab 漏做一道工藝導(dǎo)致bandgap 電壓trimming 后的電壓ft 時(shí)發(fā)生變化
Q8
誰(shuí)有了SRM轉(zhuǎn)塔機(jī)測(cè)試如何防esd打壞芯片的規(guī)避方案嗎。
A
ask handler vendor
Q9
請(qǐng)教下大家,relaxation effects指的是什么?
A
馳豫效應(yīng),簡(jiǎn)單點(diǎn)說(shuō)就是從非平衡態(tài)恢復(fù)到平衡態(tài)的這個(gè)過(guò)程,內(nèi)在計(jì)算挺復(fù)雜,參考半導(dǎo)體物理
Q10
請(qǐng)問(wèn) ‘Cosmetic package defects and degradation of lead finish’怎么理解?
A
這是HTSL JEDEC標(biāo)準(zhǔn),外觀缺陷和引腳電鍍?nèi)毕?/p>
Q11
請(qǐng)教一下關(guān)于EFUSE燒寫(xiě)fail的問(wèn)題,在BI后我們?cè)贏TE測(cè)試的時(shí)候發(fā)現(xiàn)有3顆讀EFUSE check的fail,分別fail在不同的block,都是0-1跳變??戳藲v史數(shù)據(jù),測(cè)試過(guò)200K都沒(méi)有這種fail,一般是什么原因?現(xiàn)在也沒(méi)方向,到底是在老化階段出現(xiàn)的誤接觸電源導(dǎo)致的二次燒寫(xiě),還是ATE階段被二次燒寫(xiě)?
A
嵌入式的EFUSE特別容易在ATPG等多個(gè)老化pattern運(yùn)行及切換中發(fā)生變化。往往不是efuse問(wèn)題。設(shè)計(jì)難以解釋此現(xiàn)象,一般認(rèn)為跟ATPG的隨機(jī)現(xiàn)象相關(guān)。建議把其它pattern的老化和EFUSEpattern分開(kāi),做兩次老化。也是一些公司的常用方法。
之前遇到一個(gè)一模一樣的問(wèn)題,解決方案可供參考:用的是UMC的EFUSE IP,做HTOL時(shí)發(fā)生EFUSE改寫(xiě),最后分析出由scan pattern 引起的,你看看你的scan pattern 是不是電流較大,然后在BI過(guò)程中與其它電流較小的pattern是串在一起?這樣切換時(shí)容易引起較大電流振蕩,地上會(huì)不干凈。另外,要研發(fā)看看scan pattern跑的過(guò)程中是不是會(huì)有一些邏輯電路有概率同時(shí)碰到EFUSE的power supply pin已經(jīng)write enable pin。我們當(dāng)時(shí)看過(guò),約有40萬(wàn)分之一的概率會(huì)導(dǎo)致改寫(xiě),所以如果不停跑scan pattern可能每隔150小時(shí)有機(jī)會(huì)出來(lái)一個(gè)fail。當(dāng)然終極原因是UMC的IP的設(shè)計(jì)冗余不夠。
Q12
有什么的好的方法,可以滿足bHAST的正常試驗(yàn),從外界材料上面?或者考慮電壓周期性拉偏,應(yīng)該怎么樣去拉偏?
A
bHAST只是做直流拉偏,是在相鄰管腳加上正負(fù)電壓,以形成電勢(shì)差。但是設(shè)計(jì)只允許拉高或拉低的管腳除外,比如電源和地等。不跑pattern。參考jedec規(guī)范的注解。
因?yàn)闂l件的問(wèn)題,普通的FR4材料往往因?yàn)椴牧厦芏仁杷?,引起樓電,?yán)格的公司固定bHAST不能用bHAST板材。這會(huì)增加PCB成本,但是真正的可靠性工程師應(yīng)該包容這個(gè)成本。
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