電子發(fā)燒友網(wǎng)報(bào)道(文/李誠(chéng))3月2日，AMD、ARM、英特爾等多家國(guó)際半導(dǎo)體巨頭聯(lián)合推出了全新的芯片互聯(lián)標(biāo)準(zhǔn)UCIe 1.0。UCIe 1.0標(biāo)準(zhǔn)是針對(duì)Chiplet技術(shù)建立的，致力于推動(dòng)芯片互聯(lián)的標(biāo)準(zhǔn)化發(fā)展，構(gòu)建出相互兼容的芯片生態(tài)系統(tǒng)，提升芯片與芯片之間的互操性，延續(xù)摩爾定律的發(fā)展。

在UCIe 1.0標(biāo)準(zhǔn)推出之前，眾多廠商都是推行自己的互聯(lián)標(biāo)準(zhǔn)，不同廠商的芯粒由于使用的標(biāo)準(zhǔn)不同，無(wú)法實(shí)現(xiàn)不同廠商芯粒與芯粒之間的互聯(lián)。如果沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，芯片廠商繼續(xù)各行其是，將會(huì)成為不同廠商芯?；ヂ?lián)之間的一道屏障，限制Chiplet的發(fā)展。

什么是Chiplet

Chiplet是目前各大芯片巨頭都在推行的一種先進(jìn)封裝技術(shù)，該技術(shù)可以將不同的工藝節(jié)點(diǎn)、不同功能的芯粒通過(guò)拼接的方式集成在同一芯片內(nèi)，而不是與SoC一樣采用片上集成的方式?；蛘呖梢赃@樣理解，把每一個(gè)要實(shí)現(xiàn)的功能想象為一個(gè)積木(積木的類型不受工藝節(jié)點(diǎn)與功能的制約)，在將不同的積木以拼接、堆疊的方式合封起來(lái)，構(gòu)成一個(gè)多功能的異構(gòu)芯片。為保證不同芯片之間互聯(lián)的高效性，UCIe 1.0標(biāo)準(zhǔn)明確規(guī)定了，將會(huì)采用PCIe和CXL作為高速互聯(lián)的媒介。同時(shí)UCIe 1.0標(biāo)準(zhǔn)的推出也為Chiplet的發(fā)展提供了更多的可能。

摩爾定律發(fā)展了50多年，也有人唱衰了50多年，然而在遇到發(fā)展瓶頸之際都會(huì)有新的技術(shù)出現(xiàn)，為摩爾定律“續(xù)命”。如今最先進(jìn)的半導(dǎo)體工藝已發(fā)展至3nm這一節(jié)點(diǎn)，先進(jìn)的制程對(duì)于手機(jī)、平板電腦此類設(shè)備而言能夠更有效地提升產(chǎn)品的性能并降低系統(tǒng)功耗，但對(duì)于臺(tái)式電腦、汽車電子等大型設(shè)備而言，采用先進(jìn)的工藝只會(huì)一味地增加成本，甚至可能得不到相等的商業(yè)回報(bào)。在摩爾定律放緩、工藝成本增加的背景下，通過(guò)標(biāo)準(zhǔn)化的Chiplet技術(shù)，將不同工藝節(jié)點(diǎn)的Die集成芯片的方式實(shí)現(xiàn)性能與成本的權(quán)衡，何嘗不是一種明智的選擇呢?

標(biāo)準(zhǔn)統(tǒng)一后對(duì)半導(dǎo)體行業(yè)有何影響?

在UCIe 1.0標(biāo)準(zhǔn)與Chiplet技術(shù)未出來(lái)之前，芯片廠商為提高芯片的整體性能，不得不花重金采用最先進(jìn)的設(shè)計(jì)工藝，通過(guò)增加晶體管的數(shù)量來(lái)實(shí)現(xiàn)。先刨去成本不說(shuō)，若想使用最先進(jìn)的工藝生產(chǎn)芯片，那就需要有生產(chǎn)設(shè)備吧?大家都知道生產(chǎn)芯片需要用到***，其中DUV***能夠生產(chǎn)28nm到7nm的芯片，EUV***能生產(chǎn)7nm以下的芯片。目前全球最先進(jìn)的工藝節(jié)點(diǎn)也只達(dá)到了3nm，這一突破目前只有ASML的EUV***可以實(shí)現(xiàn)。但你要知道在全球范圍內(nèi)造***的可不止ASML，還有在光學(xué)領(lǐng)域有著不可撼動(dòng)地位的佳能與尼康。

隨著工藝節(jié)點(diǎn)的提高，更高工藝節(jié)點(diǎn)的***開(kāi)發(fā)難度也越大，在重重困難面前，就連佳能和尼康也只能止步于DUV***，一騎絕塵的ASML成為唯一能夠生產(chǎn)EUV***的企業(yè)。ASML的EUV***能否繼續(xù)續(xù)寫(xiě)傳奇，滿足半導(dǎo)體產(chǎn)業(yè)的發(fā)展需求，一切都還是個(gè)未知數(shù)。而在UCIe 1.0標(biāo)準(zhǔn)推出之后，不會(huì)再因芯粒兼容而困擾，可以將不同廠商的芯粒通過(guò)合并封裝的方式整合在一起，在相同的面積內(nèi)提升芯片的晶體管個(gè)數(shù)，構(gòu)建出性能更強(qiáng)勁的芯片。

UCIe 1.0標(biāo)準(zhǔn)的推出意味著不同產(chǎn)商芯?；ヂ?lián)標(biāo)準(zhǔn)的統(tǒng)一，半導(dǎo)體IP產(chǎn)業(yè)將會(huì)迎來(lái)新的革命，屆時(shí)IP將會(huì)以硅片的形式體現(xiàn)，真正意義上的實(shí)現(xiàn)“即插即用”。其實(shí)，Chiplet的優(yōu)勢(shì)不止于此，Chiplet還能提高晶圓的良品率，傳統(tǒng)的SoC是將所有的功能全部集中在同一晶圓之上，在芯片的光刻過(guò)程中，一旦出現(xiàn)任何問(wèn)題，整顆晶圓都會(huì)報(bào)廢。然而將原本同樣大小的晶圓分為若干份，在每片小的晶圓上實(shí)現(xiàn)一個(gè)或多個(gè)功能，再通過(guò)Chiplet技術(shù)實(shí)現(xiàn)各個(gè)功能的互聯(lián)互通，即使在光刻過(guò)程中出現(xiàn)錯(cuò)誤，也僅僅只是某一片小晶圓的損壞，用一顆功能完整的晶圓代替即可。這一技術(shù)的引進(jìn)不僅能夠提高晶圓的良品率，由于每一片晶圓變小，還有利于提升晶圓原片的整體利用率。

結(jié)語(yǔ)

隨著科技的進(jìn)步，終端應(yīng)用對(duì)芯片性能的需求也在水漲船高，通過(guò)采用先進(jìn)的工藝節(jié)點(diǎn)提高芯片的整體性能是一個(gè)不錯(cuò)的選擇，但工藝的進(jìn)步也就意味著設(shè)計(jì)成本的提升。就拿5nm工藝為例，并不是所有芯片需要使用到5nm工藝，也并不是所有企業(yè)都能承擔(dān)得起5nm工藝帶來(lái)的設(shè)計(jì)成本，而chiplet可以針對(duì)其功能選擇最為合適的制程，不僅能夠形成更高效的集成電路，還能節(jié)省成本。

通過(guò)觀察發(fā)現(xiàn)，近年來(lái)全球半導(dǎo)體產(chǎn)業(yè)對(duì)chiplet的需求呈井噴式地增長(zhǎng)，如今UCIe 1.0標(biāo)準(zhǔn)的推出，將會(huì)打通芯?？鐝S商互聯(lián)的最后一道屏障，助力半導(dǎo)體產(chǎn)業(yè)的發(fā)展。

原文標(biāo)題：Chiplet芯片互聯(lián)再進(jìn)一步，AMD、ARM、英特爾聯(lián)手發(fā)布UCIe 1.0標(biāo)準(zhǔn)

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審核編輯：湯梓紅