對Kernel進行性能分析需要對其進行仿真，同時還要用到Vitis Analyzer。為便于說明，我們以一個簡單的Vitis工程為例。這個工程中有兩個kernel，相應(yīng)的代碼如下圖所示。 kernel 1有一個輸入兩個輸出。輸入使用window訪問方式。讀取數(shù)據(jù)后將數(shù)據(jù)分別寫入到stream和window（本地Memory）。事實上，寫入到stream和window的數(shù)據(jù)是相同的。代碼第15行通過noinline使得工具在編譯過程中保持當前kernel層次。

kernel 2有兩個輸入和一個輸出。兩個輸入均來自于kernel 1的兩個輸出。由于kernel 1輸出采用了stream和window，因此，這里的輸入也對應(yīng)使用stream和window訪問方式。然后將讀取的數(shù)據(jù)相加，再把結(jié)果寫入到window。

kernel之間的連接關(guān)系體現(xiàn)在graph中，如下圖所示。代碼第22行和第24行分別聲明了輸入和輸出端口，plio表明端口在PL側(cè)。換言之，若為輸入，則輸入數(shù)據(jù)由PL側(cè)提供，若為輸出，則輸出數(shù)據(jù)會到達PL側(cè)。代碼第27行使用了數(shù)組方式聲明了兩個kernel。代碼第36行和第37行分別創(chuàng)建了graph輸入/輸出端口，指定其位寬為32位（plio_32_bits）。代碼第42行至45行將graph輸入/輸出端口以及兩個kernel連接起來。代碼第46行表明在net1（stream）上使用FIFO，其深度為32。實際上這個FIFO就在AXI Interconnect上。

我們可以借助Trace View觀察每個kernel的執(zhí)行狀況，這就需要在仿真時生成vcd文件。生成vcd文件需要兩部設(shè)置，如下圖所示。

最終會生成vcd文件，其文件目錄如下圖所示。

點擊default.aierun_summary，將會打開Vitis Analyzer，在這個視圖下選擇Trace即可看到kernel的執(zhí)行情況。

Trace view如下圖所示。從圖中可以看到一些具體的事件。

標記1：

Tile 24_0 DMA s2mm通道0啟動。獲取buf0（ping）的lock信號，將數(shù)據(jù)由PL傳送給buf0。

標記2：

Tile 24_0 DMA s2mm通過1啟動。獲取buf0d（pong）的lock信號，將數(shù)據(jù)由PL傳送給buf0d。

標記3a：

kernel aie_dest1獲取輸入buffer buf0的lock信號（在圖中顯示為read lock allocated）。

標記3b：

kernel aie_dest1獲取輸出buffer buf1的lock信號。

標記4a：

aie_dest1獲取了buf0和buf1的lock信號，開始啟動工作。

標記4b：

一旦Tile 24_0 DMA s2mm通道1完成，則切換到通道0。這時aie_dest1仍然在讀buf0，只有當其釋放了buf0的lock信號，Tile 24_0 DMA s2mm通道0才可以啟動數(shù)據(jù)傳輸。

標記5：

一旦aie_dest1執(zhí)行結(jié)束，它就會釋放buf1，這樣kernel aie_dest2就會捕獲buf1的lock信號。

標記6a：

aie_dest2獲取buf1的lock信號之后就開始啟動工作。

標記6b：

aie_dest1獲取buf0d的lock信號。

標記6c：

aie_dest1獲取buf1d的lock信號。

標記7：

aie_dest1在獲取buf0d和buf1d的lock信號之后開始啟動工作。

標記8：

aie_dest1完成執(zhí)行，釋放buf1d。aie_dest2獲取buf1d的lock信號。

標記9：

aie_dest2獲取buf1d的lock信號之后，開始啟動工作。

注：stream接口不需要lock信號。每個lock的獲取和釋放都需要一些時鐘周期的開銷。

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