可以肯定地說(shuō)，現(xiàn)在的計(jì)算世界如此豐富多彩，PCIe標(biāo)準(zhǔn)的貢獻(xiàn)功不可沒(méi)。

在處理器面世的頭些年，整個(gè)計(jì)算領(lǐng)域的各個(gè)方面都在高速發(fā)展。但進(jìn)入到上世紀(jì)80年代后，隨著處理器的速度越來(lái)越快。以至于當(dāng)時(shí)流行的總線帶寬已經(jīng)滿足不了CPU的需求，并逐漸成為制約計(jì)算機(jī)處理能力進(jìn)一步提高的瓶頸。于是在1991年，Intel、IBM、HP、Compaq、DEC等100多家計(jì)算機(jī)公司成立了PCISIG，聯(lián)合推出PCI（Peripheral Component Interconnect），并于次年發(fā)布了PCI1.0標(biāo)準(zhǔn)。

但在后續(xù)的發(fā)展中，行業(yè)參與者發(fā)現(xiàn)PCI還是不能滿足總線的需求，于是他們又在接下來(lái)的日子里繼續(xù)對(duì)其進(jìn)行更新升級(jí)，并于2003年推出了廣為人知的PCIe標(biāo)準(zhǔn)。和在PCI總線上同時(shí)掛接多個(gè)I/O設(shè)備不同，PCIe標(biāo)準(zhǔn)采用了點(diǎn)對(duì)點(diǎn)串行連接，物理上只能連接一個(gè)設(shè)備。通過(guò)在物理層、鏈路層和傳輸層的定義和升級(jí)，PCIe逐漸成為數(shù)據(jù)中心和計(jì)算應(yīng)用中芯片間數(shù)據(jù)傳輸?shù)男袠I(yè)標(biāo)準(zhǔn)。隨著終端的需求，也在今年1月正式進(jìn)入了PCIe 6.0時(shí)代。

如上圖所示，每一代的PCIe標(biāo)準(zhǔn)較之上一代，都實(shí)現(xiàn)了較大的速度提升。為了達(dá)成這個(gè)目的，PCIe 6.0做了一些不同以往的新升級(jí)。

PCIe 6.0改變了什么？

對(duì)于全新標(biāo)準(zhǔn)，首先從速度上看，和以往的標(biāo)準(zhǔn)一樣，PCIe 6.0同樣實(shí)現(xiàn)了翻倍提升——獲得了高達(dá)64GT/s的速率體驗(yàn)。同時(shí)，新標(biāo)準(zhǔn)還克服了整個(gè)通道傳輸長(zhǎng)度以及距離的限制，具備前向糾錯(cuò)（FEC）以及固定大小數(shù)據(jù)包（Flit）等新特性。其中，在速度方面的提升，則主要是通過(guò)采用新的PAM4調(diào)制信號(hào)方式實(shí)現(xiàn)。

從Rambus 戰(zhàn)略營(yíng)銷副總裁Matt Jones的介紹我們得知，在PCIe 6.0以前，PCIe一直采用的是NRZ調(diào)制信號(hào)方式，也就是“ Non-Return-to-Zero ”——不歸零編碼。在實(shí)際應(yīng)用中，這種編碼模式采用0或1兩個(gè)電壓等級(jí)，每一個(gè)時(shí)鐘周期只能傳輸1bit的信號(hào)。也就是說(shuō)它只采用了高低兩種信號(hào)電平。因此，與采用四電平的PAM4相比，我們也將NRZ稱作PAM2 。

在以前的標(biāo)準(zhǔn)，這種編碼模式還是能夠?qū)崿F(xiàn)其規(guī)定的速度，但進(jìn)入到PCIe 6.0，PAM 4的采用是刻不容緩了，這主要與奈奎斯特頻率有關(guān)。根據(jù)維基百科，奈奎斯特頻率（英語(yǔ)：Nyquist frequency）是離散信號(hào)系統(tǒng)采樣頻率的一半，因瑞典裔美國(guó)工程師哈里·奈奎斯特（Harry Nyquist）或奈奎斯特－香農(nóng)采樣定理得名。采樣定理指出，只要離散系統(tǒng)的奈奎斯特頻率高于被采樣信號(hào)的最高頻率或帶寬，就可以避免混疊現(xiàn)象。

回到PCIe標(biāo)準(zhǔn)上，據(jù)介紹，在進(jìn)入PCIe 5.0時(shí)代后，數(shù)據(jù)速率的增加，也讓奈奎斯特頻率從8GHz加倍到16GHz，這就使得PCIe 5.0的頻率相關(guān)損耗比PCIe 4.0要嚴(yán)重得多。再加上電容耦合（噪聲和串?dāng)_）的增加，使得PCIe 5.0通道成為最難處理的NRZ通道。換而言之，如果PCIe 6.0仍然保留NRZ信號(hào)，則奈奎斯特頻率將增加到32GHz，通道損耗大于60dB，這對(duì)于實(shí)際系統(tǒng)而言太大了。這就是我們需要從NRZ更改為PAM-4的原因。這一變化意味著發(fā)射和接收的信號(hào)現(xiàn)在有四個(gè)不同的電壓電平，而不是兩個(gè)。

PAM4是PAM(Pulse Amplitude Modulation，脈沖幅度調(diào)制)調(diào)制技術(shù)的一種。作為NRZ(NonReturn-to-Zero)后的熱門信號(hào)傳輸技術(shù)，PAM4是多階調(diào)制技術(shù)的代表，當(dāng)前也被廣泛應(yīng)用在高速信號(hào)互連領(lǐng)域。 Matt Jones也指出，通過(guò)PAM4，每個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸可以達(dá)到2bit，而并不僅僅是單bit的數(shù)據(jù)傳輸。又因?yàn)镻AM4采用四個(gè)不同的電平等級(jí)，因此能在每個(gè)時(shí)鐘周期表達(dá)2個(gè)數(shù)位，分別是00、01、10再到11。這就意味著在同樣的電壓波動(dòng)范圍之內(nèi)和同樣的時(shí)鐘周期內(nèi)，由于PAM4的電壓等級(jí)比PAM2高了兩個(gè)，即眼圖中黑色的區(qū)域“眼睛“這個(gè)部分更多、更小了。

“這種變化帶來(lái)了另外兩個(gè)重要的影響，即更低的電壓裕度和更高的誤碼率，使得在設(shè)備中保證信號(hào)完整性成為了一個(gè)非常關(guān)鍵的難題?！盡att Jones強(qiáng)調(diào)。

至于前文談到的前向糾錯(cuò)技術(shù)（FEC），按照Matt Jones所說(shuō)，這是為了在保持?jǐn)?shù)據(jù)傳輸速率的前提下解決PAM4本身的問(wèn)題。而這種算法技術(shù)則恰好可以在數(shù)據(jù)傳輸鏈路中確保所有信號(hào)的完整性。

“同時(shí)，F(xiàn)EC技術(shù)的采納還改變了數(shù)據(jù)流控制單元的情況，要求我們也必須針對(duì)數(shù)據(jù)包本身的大小做出調(diào)整和改變。在PCIe 6.0之前的幾代規(guī)范采用的都是可變大小的數(shù)據(jù)包。但由于FEC技術(shù)的采納，PCIe 6.0必須采用固定大小數(shù)據(jù)包（FLIT），以更好地保證FEC技術(shù)的實(shí)現(xiàn)和操作。”Matt Jones接著說(shuō)。

為了減少整體系統(tǒng)的能耗，PCIe 6.0還采用了顛覆式的L0p模式，其本質(zhì)是通過(guò)動(dòng)態(tài)的信道分配，允許將每個(gè)通道進(jìn)行封閉或者打開來(lái)實(shí)現(xiàn)系統(tǒng)性的節(jié)能。

PCIe 6.0的關(guān)鍵

熟悉PCIe的讀者應(yīng)該知道，所有的PCIe外設(shè)要想連接到系統(tǒng)上，關(guān)鍵就在于其控制器。因?yàn)槎鄠€(gè)標(biāo)準(zhǔn)的出現(xiàn)，市場(chǎng)對(duì)PCIe 控制器又提出了更多的需求。以PCIe 6.0 控制器為例，不但要要支持 PHY Interface for PCI Express (PIPE) 規(guī)范的 6.x 版，還要向后兼容 PCIe 5.0、4.0 和 3.1/3.0 規(guī)范。并且能夠滿足眾多客戶和行業(yè)用例，例如可配置為支持端點(diǎn)、根端口、交換機(jī)端口和雙模拓?fù)洌詭椭鷮?shí)現(xiàn)多種使用模型。

因?yàn)榻K端對(duì)速度的需求量猛增，市場(chǎng)對(duì)PCIe 6.0也翹首以待，作為這個(gè)市場(chǎng)的重要玩家之一，Rambus也推出他們?nèi)碌腜CIe 6.0 控制器。

Matt Jones告訴記者，Rambus的PCIe 6.0控制器不但數(shù)據(jù)傳輸速率能達(dá)到新標(biāo)準(zhǔn)設(shè)定64GT/s。更重要的一點(diǎn)是，該控制器還集成了完整性和數(shù)據(jù)加密（IDE）引擎，使其可以實(shí)現(xiàn)數(shù)據(jù)在不同PCIe設(shè)備的PCIe通路之間的安全傳輸。同時(shí)，該控制器在功耗、面積以及延遲上都特別進(jìn)行了相應(yīng)的優(yōu)化，特別在降低能耗方面，以幫助確保PCIe 6.0成為數(shù)據(jù)中心解決方案的一塊關(guān)鍵基石，進(jìn)而推動(dòng)環(huán)保型數(shù)據(jù)中心的建設(shè)，并減少對(duì)散熱管理的需求，降低擁有成本。

此外，Rambus的PCIe 6.0控制器還非常靈活，可以適用于PCIe端點(diǎn)、根端口、雙模式和交換機(jī)端口配置。

Rambus總結(jié)道，公司PCIe 6.0控制器的主要特性包括但不限于：支持PCIe 6.0規(guī)范，包括64 GT/s數(shù)據(jù)傳輸速率和PAM4信令；支持實(shí)現(xiàn)高帶寬效率的固定大小的FLIT；實(shí)現(xiàn)低延遲前向糾錯(cuò) (FEC) 以提高鏈路穩(wěn)健性；內(nèi)部數(shù)據(jù)路徑大小可根據(jù)最大值自動(dòng)放大或縮小（256、512、1024 位）鏈接速度和寬度，以減少門數(shù)和優(yōu)化吞吐量；向后兼容PCIe 5.0、4.0和3.0/3.1；支持端點(diǎn)、根端口，以及雙模式和交換機(jī)端口配置以及針對(duì)性能進(jìn)行了優(yōu)化的集成IDE。

Matt Jones指出，PCIe 6.0早期的使用場(chǎng)景是高性能計(jì)算的應(yīng)用（如AI加速器），這些計(jì)算密集型應(yīng)用通常選擇的節(jié)點(diǎn)是高級(jí)節(jié)點(diǎn)，尤其集中在5納米和3納米。但是，隨著PCIe 6.0在未來(lái)的成熟，進(jìn)入到其他的應(yīng)用領(lǐng)域，可能更多使用者會(huì)考慮成本因素，并轉(zhuǎn)向不那么先進(jìn)的節(jié)點(diǎn)。

Matt Jones同時(shí)強(qiáng)調(diào)，Rambus的PCIe 6.0的控制器將成為ASIC供應(yīng)商的重要基石，幫助他們?yōu)锳I/ML加速器建立起一個(gè)更加完善的PCI生態(tài)系統(tǒng)，并支持不斷發(fā)展的數(shù)據(jù)中心中PCIe 6.0級(jí)數(shù)據(jù)傳輸?shù)幕A(chǔ)設(shè)施。

除了PCIe以外，Rambus還在備受關(guān)注的CXL（Compute Express Link）標(biāo)準(zhǔn)上扮演先鋒者的角色。這是一種開放式互連新標(biāo)準(zhǔn)，面向 CPU 和專用加速器的密集型工作負(fù)載，這些負(fù)載都需要在主機(jī)和設(shè)備之間實(shí)現(xiàn)高效穩(wěn)定的存儲(chǔ)器訪問(wèn)。

Rambus 大中華區(qū)總經(jīng)理蘇雷透露，在去年，Rambus發(fā)布CXL內(nèi)存互連計(jì)劃，推出了一系列面向數(shù)據(jù)中心的新的解決方案，目標(biāo)是讓數(shù)據(jù)中心架構(gòu)進(jìn)入下一個(gè)更高效節(jié)能的新階段。他進(jìn)一步指出，現(xiàn)在已經(jīng)有廠商在CXL的合作上與Rambus進(jìn)行了溝通。展望未來(lái)，CXL也會(huì)推出池化的概念，這將幫助下一代的數(shù)據(jù)中心變得更加高效化、節(jié)能化，以一種新的架構(gòu)來(lái)迎合數(shù)據(jù)中心的未來(lái)需求。

之所以Rambus能夠在總線技術(shù)上擁有那么如此實(shí)力，如蘇雷所說(shuō)，這從公司的名稱上可以體現(xiàn)的淋漓盡致。他表示，Rambus可以拆分為RAM和BUS，其中RAM代表內(nèi)存，BUS是總線，這也代表了公司的兩個(gè)發(fā)力方向。在歷經(jīng)多年的發(fā)展，Rambus也已經(jīng)積累了3000多項(xiàng)專利和應(yīng)用，公司的主要業(yè)務(wù)也涵蓋了基礎(chǔ)專利授權(quán)、芯片IP（接口IP和安全I(xiàn)P）授權(quán)以及內(nèi)存接口芯片。

正因?yàn)閾碛腥绱素S富的技術(shù)根基，這讓他們能夠?yàn)槿蚩蛻籼峁┤轿环?wù)。具體到中國(guó)方面，蘇雷表示，Rambus會(huì)緊密聯(lián)系中國(guó)產(chǎn)業(yè)鏈上下游伙伴，除了提供優(yōu)異性能的產(chǎn)品外，還提供緊密高效的技術(shù)支持?！拔覀儗⒆陨淼募夹g(shù)經(jīng)驗(yàn)分享給客戶，以在設(shè)計(jì)階段就給客戶一些建議和指導(dǎo)，幫助客戶的產(chǎn)品以高質(zhì)量更快上市。這也深得客戶的支持和歡迎，并且讓他們的產(chǎn)品更有競(jìng)爭(zhēng)力。”蘇雷最后說(shuō)。

審核編輯 ：李倩