在這里，我們通過(guò)研究影響 SoC 開(kāi)發(fā)成功的封裝和 PCB 問(wèn)題，開(kāi)始認(rèn)真擴(kuò)展芯片設(shè)計(jì)團(tuán)隊(duì)的領(lǐng)域。

包裝注意事項(xiàng)

電容耦合是 SoC 設(shè)計(jì)中眾所周知的問(wèn)題領(lǐng)域，可以在芯片級(jí)處理，但僅此已不夠，因?yàn)樗搀w現(xiàn)在封裝中。還可以觀察到信號(hào)走線之間的耦合——無(wú)論兩者是否都處于活動(dòng)狀態(tài)——甚至可以來(lái)自電源總線。

射頻、模擬和數(shù)字電路的不同電壓和電流水平是罪魁禍?zhǔn)?。一個(gè)經(jīng)常觀察到的問(wèn)題是模擬/RF 電路成為數(shù)字模塊的 EMI 源，導(dǎo)致在低頻和高頻處與頻率求和和諧波發(fā)生互調(diào)。在模擬/RF 和數(shù)字模塊之間共享封裝接地層和電源層會(huì)使模擬電路暴露于數(shù)字開(kāi)關(guān)噪聲、主要電流尖峰以及通過(guò)實(shí)施不佳的返回路徑耦合。將模擬和數(shù)字接地引腳連接在一起同樣危險(xiǎn)，因?yàn)樗锌赡苄纬梢粋€(gè)既會(huì)吸引又會(huì)產(chǎn)生噪聲的環(huán)形天線。

并非所有這些困難的補(bǔ)救措施都需要異乎尋常的方法。過(guò)去的合理設(shè)計(jì)實(shí)踐仍然可以很好地工作，例如通過(guò)簡(jiǎn)單地記住保持源和返回路徑物理上接近來(lái)避免電流環(huán)路。但是封裝工程師必須非常有創(chuàng)意地尋找其他 SoC 引起的問(wèn)題的解決方案。

除了提供嵌入式去耦電容器外，一些封裝還包括原生電感器作為去耦組件以節(jié)省空間。

圖 1顯示橫截面倒裝芯片 BGA 封裝的示意圖。資料來(lái)源：P2F 半

然而，當(dāng)今封裝領(lǐng)域最前沿的工作是多芯片車輛的日益普及：系統(tǒng)級(jí)封裝 （SiP）、晶圓級(jí)集成，尤其是 2.5D/3D IC。無(wú)需將所有功能集成在單個(gè)芯片上，裸片可以專門用作模擬、數(shù)字或內(nèi)存模塊，然后與硅通孔 （TSV） 堆疊，提供金屬堆疊和中介層之間的連接，并聚合信號(hào)和接地引腳以與封裝接口球和PCB。借助針對(duì) TSV 距離和信號(hào)/接地分布的適當(dāng)設(shè)計(jì)規(guī)則，2.5/3D IC 在解決超深亞微米 SoC 的許多信號(hào)完整性 （SI） 和電源完整性 （PI） 問(wèn)題方面大有幫助。

2.5/3D IC 仍然只占整個(gè)半導(dǎo)體市場(chǎng)的一小部分，大概是 2% 到 3%。然而，這是一個(gè)正在蓬勃發(fā)展的細(xì)分市場(chǎng)，在未來(lái)五到六年內(nèi)規(guī)?？赡軙?huì)增加兩倍。盡管如此，多芯片方法顯然并不適合所有芯片，因?yàn)楣こ坦ぷ髁?、測(cè)試負(fù)擔(dān)以及整體設(shè)計(jì)和制造成本對(duì)于半導(dǎo)體市場(chǎng)的高單位體積部分來(lái)說(shuō)仍然令人生畏。這項(xiàng)技術(shù)仍在積極發(fā)展中，還不能被認(rèn)為是成熟的。

PCB問(wèn)題

SoC 引起的封裝和 PCB 問(wèn)題之間有許多相似之處。但是，盡管芯片和電路板之間的物理距離以及與芯片或其封裝相比電路板的尺寸要大得多，但問(wèn)題集在某些方面卻相當(dāng)糟糕。

PCB 中的基本電氣問(wèn)題可能更為明顯——介電損耗、耗散因數(shù)和集膚效應(yīng)等。后兩者尤其受到數(shù)字電路頻率上升的不利影響。這些高 F max模塊會(huì)產(chǎn)生與封裝中類似的接地平面調(diào)制問(wèn)題，因?yàn)榇罅侩娏魍唤禃?huì)破壞模擬電路的接地參考。與高頻齊頭并進(jìn)，許多千兆位通道中的數(shù)據(jù)速率也產(chǎn)生了更嚴(yán)重的串?dāng)_和符號(hào)間干擾 （ISI） 問(wèn)題。

模擬/射頻和數(shù)字模塊的不同 V dd也會(huì)導(dǎo)致兩種電路的 EMI 問(wèn)題——再次與在封裝級(jí)別觀察到的各種問(wèn)題并行。甚至時(shí)鐘信號(hào)也因其頻率和邊沿速率而成為 EMI 的來(lái)源。

圖 2多層 PCB 的橫截面強(qiáng)調(diào)了與封裝相比的尺寸和深度優(yōu)勢(shì)。資料來(lái)源：P2F 半

與封裝相比，為了利用分層 PCB 可實(shí)現(xiàn)的更大尺寸和深度，一些設(shè)計(jì)團(tuán)隊(duì)嘗試實(shí)施單獨(dú)的模擬和數(shù)字接地層，以避免兩種類型電路之間基于電流的 EMI 問(wèn)題。不幸的是，這被證明具有在板上創(chuàng)建偶極天線的惱人趨勢(shì)。將單獨(dú)的接地平面與跡線連接以改善此類問(wèn)題通常會(huì)導(dǎo)致生成另一個(gè)天線。

然而，頻率和帶寬并不是 EMI 的唯一來(lái)源，通過(guò)這些術(shù)語(yǔ)判斷芯片或電路的 EMI 潛力并不總是足以評(píng)估它們成為噪聲源的風(fēng)險(xiǎn)。例如，高精度 ADC 更準(zhǔn)確地評(píng)估 EMI 不是通過(guò)它們的 F max，而是通過(guò)它們的采樣率。

電路板設(shè)計(jì)人員長(zhǎng)期以來(lái)的做法是將電路板上的模擬和數(shù)字組件分開(kāi)，只允許 DAC 或 ADC 跨越它們之間的邊界。此外，數(shù)字和模擬信號(hào)跡線被隔離到各自的區(qū)域——刻意避免通過(guò)另一個(gè)區(qū)域。最后，必須考慮不要將模擬或數(shù)字跡線越過(guò)另一個(gè)。

然而，有時(shí)無(wú)法避免將一種信號(hào)跡線穿過(guò)另一種域或交叉模擬和數(shù)字信號(hào)跡線的必要性。在這種情況下，有經(jīng)驗(yàn)的 PCB 設(shè)計(jì)人員會(huì)確保違反設(shè)計(jì)規(guī)則的行為發(fā)生在接地平面參考之上。不這樣做是通過(guò)感應(yīng)誘發(fā)串?dāng)_的邀請(qǐng)。

然而，目前幾乎不可能在 PCB 上的模擬和數(shù)字信號(hào)域之間進(jìn)行清晰的劃分。SoC 器件在數(shù)量上同時(shí)包含模擬/RF 和數(shù)字電路，并且很少像 ADC 和 DAC 那樣放置在電路板上跨越域邊界。即使在功能上看起來(lái)完全數(shù)字化的芯片也可以有一個(gè)小而重要的嵌入式模擬組件，例如帶有內(nèi)部 PLL 的 DSP。

通常，PCB 設(shè)計(jì)人員將混合信號(hào)設(shè)備接地到與純模擬組件相同的接地平面。然而，對(duì)于具有相對(duì)較小模擬組件的芯片，它可能會(huì)變得更加棘手。通常，芯片供應(yīng)商會(huì)提供單獨(dú)的模擬和數(shù)字接地引腳，并指示電路板工程師將兩個(gè)引腳都連接到數(shù)字接地參考平面。不過(guò)，請(qǐng)準(zhǔn)備好在模擬接地引腳上放置一個(gè)去耦帽。另一方面，如果設(shè)備供應(yīng)商指示電路板工程師將模擬和接地引腳連接在一起，則該走線應(yīng)該以盡可能短的距離連接到模擬接地。

與芯片和封裝相比，PCB 的一個(gè)巨大優(yōu)勢(shì)是能夠部署大而厚的銅接地層。這樣的平面在很寬的頻率范圍內(nèi)提供了一致的阻抗，減少了 R 和 L 分量，并有助于提高導(dǎo)熱性。

為了防止大的瞬態(tài)電流從高頻數(shù)字開(kāi)關(guān)活動(dòng)中穿過(guò)這樣的接地層，并導(dǎo)致連接到同一參考層的模擬設(shè)備出現(xiàn) EMI 問(wèn)題，電路板設(shè)計(jì)人員經(jīng)常被迫將平面切割成數(shù)字和模擬部分。這些單獨(dú)的平面可以使用肖特基二極管或類似的高阻抗方法連接，以防止在平面之間建立瞬態(tài)電壓，同時(shí)阻止電流尖峰在它們之間交叉。

需要注意的是，上述規(guī)則和解決方案并非圣經(jīng)。情況各不相同，因此需要靈活性和適應(yīng)性。EDA 和 PCB 公司可以提供額外的專業(yè)知識(shí)，并且不斷努力為電路板層開(kāi)發(fā)改進(jìn)的介電材料，這些材料是優(yōu)質(zhì)的絕緣體，同時(shí)仍然具有成本效益和可制造性。

整體 SoC 設(shè)計(jì)

到目前為止，在本系列中，我們已經(jīng)將芯片、封裝和 PCB 問(wèn)題作為獨(dú)立的實(shí)體進(jìn)行了討論。然而，在 SoC 設(shè)計(jì)期間連續(xù)和單獨(dú)處理它們將是一個(gè)嚴(yán)重的錯(cuò)誤，因?yàn)樗豢杀苊獾貢?huì)導(dǎo)致迭代設(shè)計(jì)周期、大量返工、破壞進(jìn)度和令人震驚的成本超支。我們需要的是一種更全面的方法，可以跨多個(gè)層次集成設(shè)計(jì)需求，我們將在下一部分中討論這個(gè)主題。

Kedar Patankar 是 P2F Semi 的首席技術(shù)官 （CTO），是一位在設(shè)計(jì)、開(kāi)發(fā)和客戶關(guān)系方面擁有 23 年經(jīng)驗(yàn)的半導(dǎo)體行業(yè)資深人士。