一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

毛刺的產生原因:冒險和競爭

FPGA設計論壇 ? 來源:FPGA設計論壇 ? 作者:FPGA設計論壇 ? 2022-04-29 10:33 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

1. 毛刺的產生原因:冒險和競爭

使用分立元件設計電路時,由于PCB在走線時,存在分布電容和電容,所以在幾ns內毛刺被自然濾除,而在PLD內部沒有分布電感和電容,所以在PLD/FPGA設計中,競爭和冒險問題比較重要。

信號在FPGA器件內部通過連線和邏輯單元時,都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關,同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。由于存在這兩方面因素,多路信號的電平值發(fā)生變化時,在信號變化的瞬間,組合邏輯的輸出有先后順序,并不是同時變化,往往會出現一些不正確的尖峰信號,這些尖峰信號稱為"毛刺"。如果一個組合邏輯電路中有"毛刺"出現,就說明該電路存在"冒險"。

可以概括的講,只要輸入信號同時變化,(經過內部走線)組合邏輯必將產生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設計方法是錯誤的,這可能會導致嚴重的后果。所以我們必須檢查設計中所有時鐘、清零和置位等對毛刺敏感的輸入端口,確保輸入不會含有任何毛刺。

存在邏輯冒險的電路:

18dc937e-c761-11ec-bce3-dac502259ad0.jpg

仿真波形:

18fc92d2-c761-11ec-bce3-dac502259ad0.jpg

2. 判斷是否存在冒險

關于冒險的知識,數電書上有詳細的說明,當時沒有認真學,只了解個大概,現在又要重新看...還記得當年畫卡諾圖時的痛苦

冒險按照產生方式分為靜態(tài)冒險&動態(tài)冒險兩大類。靜態(tài)冒險指輸入有變化,而輸出不應該變化時產生的窄脈沖;動態(tài)冒險指輸入變化時,輸出也應該變化時產生的冒險。動態(tài)冒險是由靜態(tài)冒險引起的,所以,存在動態(tài)冒險的電路也存在靜態(tài)冒險。

靜態(tài)冒險根據產生條件不同,分為功能冒險和邏輯冒險兩種。當有兩個或兩個以上的輸入信號同時變化時,在輸出端有毛刺,稱為功能冒險;如果只有一個輸入變量變化時,出現的冒險稱為邏輯冒險。

因為動態(tài)冒險是由靜態(tài)冒險引起的,所以消除了靜態(tài)冒險,也就消除了動態(tài)冒險。功能冒險是由電路的邏輯功能產生的,只要輸入信號不是按照循環(huán)碼的方式變化,就會產生功能冒險,而且不能通過修改設計來消除,只能通過對輸出進行采樣來消除。判斷邏輯冒險的步驟:

判斷信號是否會同時變化

判斷信號同時變化時,是否會發(fā)生冒險(代數法 or 卡諾圖

3. 消除毛刺

我們可以通過改變設計,破壞毛刺產生的條件,來減少毛刺的發(fā)生。例如,在數字電路設計中,常常采用格雷碼計數器取代普通的二進制計數器,這是因為格雷碼計數器的輸出每次只有一位跳變,消除了競爭冒險的發(fā)生條件,避免了毛刺的產生。

毛刺并不是對所有的輸入都有危害,例如D觸發(fā)器的D輸入端,只要毛刺不出現在時鐘的上升沿并且滿足數據的建立和保持時間,就不會對系統(tǒng)造成危害,我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據這個特性,我們應當在系統(tǒng)中盡可能采用同步電路,這是因為同步電路信號的變化都發(fā)生在時鐘沿,只要毛刺不出現在時鐘的沿口并且不滿足數據的建立和保持時間,就不會對系統(tǒng)造成危害。(由于毛刺很短,多為幾納秒,基本上都不可能滿足數據的建立和保持時間)

以上方法可以大大減少毛刺,但它并不能完全消除毛刺,有時,我們必須手工修改電路來去除毛刺。一般有兩種方法:

脈沖選擇法

一般說來,冒險出現在信號發(fā)生電平轉換的時刻,也就是說在輸出信號的建立時間內會發(fā)生冒險,而在輸出信號的保持時間內是不會有毛刺信號出現的。如果在輸出信號的保持時間內對其進行"采樣",就可以消除毛刺信號的影響。缺點是必須人為的保證sample信號必須在合適的時間中產生

19209d1c-c761-11ec-bce3-dac502259ad0.png

19492584-c761-11ec-bce3-dac502259ad0.png

時序邏輯保持法

利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點,在輸出信號的保持時間內,用觸發(fā)器讀取組合邏輯的輸出信號,這種方法類似于將異步電路轉化為同步電路。

1962c0fc-c761-11ec-bce3-dac502259ad0.png

198d2194-c761-11ec-bce3-dac502259ad0.png

4. 具體信號的討論

1. 置位/復位信號

清除和置位信號要求象對待時鐘那樣小心地考慮它們,因為這些信號對毛刺也是非常敏感的。正如使用時鐘那樣,最好的清除和置位是從器件的引腳單直接地驅動。有一個主復位Reset引腳是常用的最好方法,主復位引腳給設計項目中每個觸發(fā)器饋送清除或置位信號。幾乎所有PLD器件都有專門的全局清零腳和全局置位。如果必須從器件內產生清除或置位信號,則要按照“門控時鐘”的設計原則去建立這些信號,確保輸入無毛刺。

2. 組合邏輯輸出

當PLD輸出引腳給出系統(tǒng)內其它部分的邊沿敏感信號或電平敏感信號時,這些出信號必須象內部時鐘、清除和置位信號一樣小心地對待。只要可能就應在PLD輸出端寄存那些對險象敏感的組合輸出。如果你不能寄存險象敏感的輸出,則應符合“門控時鐘”中討論的門控時鐘的條件。決不能用多級邏輯驅動毛刺敏感的輸出。

3. 異步輸入信號

按照定義,異步輸入不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此,異步輸入常常會把錯誤的數據鎖存到觸發(fā)器,或者使觸發(fā)器進入亞穩(wěn)定的狀態(tài),在該狀態(tài)下,觸發(fā)器的輸出不能識別為l或0。如果沒有正確地處理,亞穩(wěn)性會導致嚴重的系統(tǒng)可靠性問題。采用附加觸發(fā)器同步使能信號的方法可保證不違反計數器的建立時間,從而解決可靠性的問題。

審核編輯 :李倩

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1645

    文章

    22050

    瀏覽量

    618717
  • PLD
    PLD
    +關注

    關注

    6

    文章

    230

    瀏覽量

    60217
  • 毛刺
    +關注

    關注

    0

    文章

    29

    瀏覽量

    15868

原文標題:FPGA學習-關于毛刺

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設計論壇】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    鋁鑄件去毛刺加工,用SycoTec浮動去毛刺主軸

    在現代制造業(yè)中,鋁鑄件因其質量輕、強度高、耐腐蝕性好等性能,被廣泛應用于航空航天、汽車制造、電子設備等眾多領域。然而,鋁鑄件在生產過程中,不可避免地會產生毛刺。這些毛刺不僅影響鋁鑄件的外觀質量,還可
    的頭像 發(fā)表于 07-16 09:40 ?65次閱讀
    鋁鑄件去<b class='flag-5'>毛刺</b>加工,用SycoTec浮動去<b class='flag-5'>毛刺</b>主軸

    最全的硬件工程師筆試試題集

    不盡相同,所產生的延時也就會不同,從而導致到達該門的時間不一致,我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫
    發(fā)表于 06-26 15:34

    高速AD加上時鐘后,輸入信號會有一個兩倍于時鐘信號的毛刺產生是什么原因

    高速AD加上時鐘后,輸入信號會有一個兩倍于時鐘信號的毛刺產生。請問這是什么原因?Other Parts Discussed in Thread: ADS807, OPA656高速
    發(fā)表于 01-20 06:33

    用ADS1298做心電采集時,基線有毛刺是什么原因造成的?

    用ADS1298做心電采集時,增益8,500采樣率,發(fā)現基線有毛刺,第6路信號會有突變,不知道什么原因造成的
    發(fā)表于 12-20 06:05

    MAX13487接了終端電阻120Ω時,下降沿有很長的毛刺,是什么原因導致的?

    如下:下降沿有很長的毛刺, 按照理論上說,加了120Ω的終端電阻(減小反射),波形應該更好,為什么會出現這么長的毛刺呢?圖中負載所加的TVS管,電容均已經除掉,以及更改上下拉的電阻值,現象依舊,沒有改善;這是什么原因導致的呢
    發(fā)表于 12-19 06:15

    ADC08200采樣速率高的情況下,波形出現毛刺原因

    出現在波形的最高點的地方,放大圖片也可以看出DATA6和DATA7的邊沿部分不能完全對齊,差了一個時鐘周期,這也是導致毛刺原因
    發(fā)表于 12-03 06:52

    TPA3118D2輸出產生毛刺噪聲怎么解決?

    參數:電壓15V,喇叭4歐、15W,電路基本上是按照TPA3118D2EVM電路,BTL模式,后面的LC為22uh、680nF, 產生問題現象,在某一段頻率會出現毛刺波形,聲音中有噪聲,像是失真的樣子,請問這問題出在那個方面,急需各位大神們幫助,謝謝了
    發(fā)表于 10-25 07:42

    說明增強現實技術的產生原因

    增強現實技術(Augmented Reality, AR)的產生,主要源于人類對信息獲取和交互方式的不斷追求與探索,以及計算機技術、圖像處理、傳感器技術、網絡通信等多領域技術的快速發(fā)展。以下是增強現實技術產生的主要原因
    的頭像 發(fā)表于 09-15 14:44 ?1144次閱讀

    儀表溫度異常的產生原因

    電子發(fā)燒友網站提供《儀表溫度異常的產生原因.docx》資料免費下載
    發(fā)表于 09-12 14:09 ?0次下載

    用AD623做應變調理電路,正弦波動和高頻毛刺產生原因和避免的方法?

    確實是1.25的直流。對正弦波動的由來很是疑惑?。?! 請教:還請各位指教,這些正弦波動和高頻毛刺產生原因和避免的方法,謝謝!
    發(fā)表于 09-10 08:03

    簡述自激振蕩產生原因

    自激振蕩是指在沒有外部驅動信號的情況下,系統(tǒng)內部由于某種機制自發(fā)產生的振蕩現象。這種現象在電子、機械、聲學等多個領域中廣泛存在,其產生原因復雜多樣。以下是對自激振蕩產生
    的頭像 發(fā)表于 09-03 10:59 ?1838次閱讀

    紋波電壓的產生原因及控制方法

    紋波電壓是電源系統(tǒng)中常見的一種現象,它是指電源輸出電壓在平均值附近波動的幅度。紋波電壓的大小直接影響到電源系統(tǒng)的穩(wěn)定性和可靠性,因此對紋波電壓的控制非常重要。 紋波電壓的產生原因 紋波電壓的產生
    的頭像 發(fā)表于 08-29 09:30 ?1976次閱讀

    簡述時鐘抖動的產生原因

    時鐘抖動(Clock Jitter)是時鐘信號領域中的一個重要概念,它指的是時鐘信號時間與理想事件時間的偏差。這種偏差不僅影響數字電路的時序性能,還可能對系統(tǒng)的穩(wěn)定性和可靠性造成不利影響。以下是對時鐘抖動工作原理的詳細闡述,內容將圍繞其定義、類型、產生原因、影響及應對措施
    的頭像 發(fā)表于 08-19 17:58 ?3904次閱讀

    交越失真產生原因和消除方法

    和運算放大器中。本文將介紹交越失真的產生原因、影響因素以及消除方法。 一、交越失真的產生原因 放大器的非線性特性 放大器的非線性特性是交越失真產生
    的頭像 發(fā)表于 08-01 15:07 ?7973次閱讀

    使用OPA549作為輸出級,輸出100mV就會出現下沖毛刺,是什么原因引起的?

    越大,毛刺會減小一點。輸出負電壓負電流時,波形正常,不會出現這樣的情況。當使用10R電阻作為負載時,輸出100mV就會出現下沖毛刺,請問這是什么原因引起的,該如何解決呢,謝謝。
    發(fā)表于 07-30 06:37