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SystemVerilog為工程師定義新的數(shù)據(jù)類型提供了一種機制

OpenFPGA ? 來源:OpenFPGA ? 作者:OpenFPGA ? 2022-06-09 09:45 ? 次閱讀

除了前面幾篇文章討論的內置數(shù)據(jù)類型之外,SystemVerilog還為工程師定義新的數(shù)據(jù)類型提供了一種機制。用戶定義的數(shù)據(jù)類型允許從現(xiàn)有數(shù)據(jù)類型創(chuàng)建新的類型定義。

用戶自定義類型是使用typedef關鍵字創(chuàng)建的。例如:

e7e8feaa-e78c-11ec-ba43-dac502259ad0.png

一旦定義了新的數(shù)據(jù)類型,就可以用來定義新數(shù)據(jù)類型的變量和網(wǎng)絡:

e80ffcda-e78c-11ec-ba43-dac502259ad0.png

用戶自定義類型的命名約定

用戶自定義類型名可以是任何合法標識符。在大型設計中,定義用戶自定義類型的源代碼和使用該類型的源代碼可以由多行代碼分隔,并且可以位于不同的文件中。如果用戶自定義類型的名稱與用于模塊、網(wǎng)絡或變量的名稱相似,那么typedef定義和類型用法的這種分離可能會使代碼難以讀取和維護。

為了使源代碼更易于閱讀和維護,typedef名稱應該使用一種命名約定,使名稱明顯代表用戶自定義類型。兩種常見的命名約定是在用戶自定義類型名稱中添加“_t”后綴或“t_”前綴。本文系列文章慣例使用“_t”后綴慣例。

局部typedef聲明

用戶自定義類型可以在模塊或接口中局部定義。局部typedef聲明類型只能在定義它的模塊或接口中使用。構成總體設計的其他模塊或接口不能引用該類型的用戶自定義類型。

共享typedef定義-Shared typedef definitions

當用戶自定義類型要在許多不同的模型中使用時,可以在包中聲明typedef定義以供其他模塊使用。

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審核編輯 :李倩

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴

原文標題:SystemVerilog(十)-用戶自定義類型

文章出處:【微信號:Open_FPGA,微信公眾號:OpenFPGA】歡迎添加關注!文章轉載請注明出處。

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