前言近兩年，隨著國家對信息技術(shù)應(yīng)用創(chuàng)新日益重視，作為芯片行業(yè)的重要成員，許多國產(chǎn)CPU公司有了長足的發(fā)展。無論是面對芯片緊缺、斷供的嚴(yán)峻形式，還是工業(yè)軟件“卡脖子”的窘境，都無一例外要求我們加大國產(chǎn)芯片、工業(yè)軟件的研發(fā)力度和速度。包括龍芯、飛騰、海光、兆芯在內(nèi)的眾多國內(nèi)一線CPU芯片設(shè)計公司，正在為全力打造“中國芯”而不懈努力。在這個進(jìn)程中，急需一種快速的方法，檢查芯片設(shè)計和應(yīng)用中的信號完整性、電源完整性問題，從而提高CPU芯片的設(shè)計迭代和投產(chǎn)效率。

國產(chǎn)CPU市場概況

CPU處理器主要面向的市場有PC、服務(wù)器、嵌入式、智能手機、安防監(jiān)控、汽車電子、視頻和多媒體處理。目前，中國仍是全球CPU最大的消費市場，下游需求旺盛，隨著國際供應(yīng)鏈斷裂和信息安全風(fēng)險加劇，我國對國產(chǎn)CPU領(lǐng)域的政策支持力度持續(xù)提高，國內(nèi)CPU正在加快發(fā)展步伐。

國產(chǎn)CPU中以X86架構(gòu)代表的企業(yè)有兆芯、海光。其中，兆芯是來自威盛的x86技術(shù)，架構(gòu)技術(shù)和性能相對Intel、AMD有所差異;海光獲得的是AMD 14nm Zen架構(gòu)的IP授權(quán)。ARM架構(gòu)的代表還有華為、飛騰。此外，MIPS架構(gòu)的代表有龍芯。

從國產(chǎn)CPU的工藝制程看，16nm工藝是比較主流的先進(jìn)工藝，采用7nm工藝的只有華為鯤鵬920，但其處于暫停生產(chǎn)狀態(tài)，而兆芯新一代7nm工藝芯片尚未正式發(fā)布，其它廠商的規(guī)劃還不明確。在政企市場，國產(chǎn)CPU受到重視，得到快速推進(jìn)，而在消費級市場還只是剛開始。

CPU應(yīng)用中的挑戰(zhàn)

1. 信號完整性、電源完整性挑戰(zhàn)

在CPU中，通常采取優(yōu)化多核心、高速緩存、內(nèi)存、IO等接口的方式，以達(dá)到提升運算速度并降低功耗的目的。但在這一過程中，不可避免的會存在信號完整性和電源完整性的問題，而且越是使用先進(jìn)工藝節(jié)點，其挑戰(zhàn)就越嚴(yán)峻。無論是對于傳統(tǒng)封裝還是先進(jìn)封裝，信號的可靠程度與電源的穩(wěn)定性都是衡量芯片質(zhì)量的標(biāo)準(zhǔn)。因此，在設(shè)計中必須面對這兩個老生常談的問題。除了優(yōu)化設(shè)計外，如何加快設(shè)計迭代速度也是設(shè)計中的重要考量因素。

2. 先進(jìn)封裝帶來挑戰(zhàn)

CPU的封裝，從早期的QPF、FCBGA到現(xiàn)在的先進(jìn)封裝，有了更多的變化。對于CPU芯片來說，隨著工藝的發(fā)展，工程師利用硅載板或者TSV結(jié)構(gòu)設(shè)計的先進(jìn)封裝，如何能夠準(zhǔn)確高效的處理好多個信號之間的串?dāng)_問題，也是設(shè)計的重要一環(huán)。

以鯤鵬920為例：下圖是三顆裸芯組成的64核芯片，其中左邊兩顆為計算DIE，每顆含32個TSV110核，由4個核組成一個簇，8個簇掛在一個環(huán)狀總線上，32MB的L3作為一個節(jié)點也掛在環(huán)上，同樣的存控也作為一個節(jié)點掛在環(huán)上。三顆裸芯之間由 chip間總線實現(xiàn)互連。復(fù)雜的工藝以及眾多的信號線需要一個強大計算能力的仿真工具，完成對信號和串?dāng)_的評估。

圖1 鯤鵬920內(nèi)部架構(gòu)圖

3. PCB板級協(xié)同挑戰(zhàn)

對于CPU芯片來說，在設(shè)計配套CPU的PCB測試版、demo板時，也需要進(jìn)行相關(guān)的仿真工作。一方面芯片的高速接口需要PCB的協(xié)同設(shè)計，另一方面，PCB作為CPU的配套使用載體，它的性能也是直接影響整體鏈路性能是否完善的關(guān)鍵因素。對于高速PCB來說，就算是經(jīng)驗豐富的工程師，在設(shè)計高速鏈路的時候，仍需要對過孔、焊盤等細(xì)節(jié)進(jìn)行優(yōu)化。若有SerDes或者DDR的走線，對其串?dāng)_的分析就更不可避免。

芯和CPU應(yīng)用中的SI/PI解決方案芯和半導(dǎo)體針對CPU應(yīng)用中的封裝以及PCB的SI/PI提供了完整的解決方案。對于傳統(tǒng)型封裝的QFN、QFP或者FCBGA，工程師可以利用芯和半導(dǎo)體的工具，針對其金線、Bump等結(jié)構(gòu)進(jìn)行分析;對于3DIC、Chiplets或者TSV結(jié)構(gòu)的先進(jìn)封裝，設(shè)計人員同樣可以利用工具進(jìn)行設(shè)計-分析的一站式流程;而對于PCB板級，也可以根據(jù)低頻-高頻不同的應(yīng)用場景進(jìn)行相應(yīng)的算法切換并進(jìn)行分析。

圖2 CPU應(yīng)用中的SI/PI解決方案

1. 信號完整性、電源完整性分析

芯和半導(dǎo)體的Hermes 3D、Hermes PSI提供了針對CPU封裝的SI及PI的解決方案。Hermes 3D是一款三維全波電磁場仿真工具，它可以支持主流ECAD工具輸出的版圖文件，導(dǎo)入生成相應(yīng)的3D模型。它同時提供了自動切割版圖和自動添加端口的功能，大幅提高了工程師的建模效率。Hermes 3D采用自適應(yīng)網(wǎng)格剖分技術(shù)和有限元算法，可以確保對任意三維結(jié)構(gòu)在任意頻段都具備較高的求解精度。

Hermes PSI 是一款專注封裝與板級電源完整性分析的工具，包括直流壓降分析和交流阻抗分析兩大功能模塊。在設(shè)計中，直流壓降分析可以幫助工程師快速分析電源的直流效應(yīng)，并檢查直流壓降、電流趨勢和電流密度分布，優(yōu)化電源路徑中可能存在的瓶頸。交流阻抗分析可以計算封裝基板和PCB之間的PDN阻抗，并自動優(yōu)化去耦電容。

圖3 Hermes3D 幫助建模與SI仿真

圖4 HermesPSI幫助建模與PI仿真

2.先進(jìn)封裝仿真建模

芯和半導(dǎo)體的Metis工具提供了專注于先進(jìn)封裝的建模和仿真流程，針對目前最為火熱的Chiplets、TSV、interposer等結(jié)構(gòu)，有著明顯的建模和仿真優(yōu)勢。工程師可以利用它突破傳統(tǒng)封裝仿真技術(shù)的極限，同時容納超大規(guī)模的信號數(shù)量，并利用矩陣級別的集群分布式計算，提高計算效率的同時，降低硬件資源消耗，真正達(dá)到快速、節(jié)省的跨尺度仿真效果。工程師在初次使用時，可以通過3DIC和先進(jìn)封裝兩種分析流程向?qū)?，快速完成?lián)合仿真設(shè)置。利用內(nèi)置的Speed、Balanced和Accuracy三種仿真模式，滿足工程師不同設(shè)計階段對精度和速度要求。

圖5 Metis提供先進(jìn)封裝仿真流程

3.PCB板級協(xié)同仿真

在CPU設(shè)計時，PCB和封裝的協(xié)同設(shè)計同樣重要。工程師不但可以通過Hermes工具進(jìn)行封裝設(shè)計仿真，也可以進(jìn)行PCB板級設(shè)計的仿真。設(shè)計人員利用Hermes PSI的拓?fù)涔δ埽梢钥焖龠M(jìn)行封裝和PCB板級的協(xié)同仿真。此外還可以進(jìn)行電、熱的協(xié)同仿真，讓工程師可以直觀的了解現(xiàn)有設(shè)計中芯片的供電質(zhì)量如何，電流密度是否滿足設(shè)計規(guī)范要求。根據(jù)這些仿真結(jié)果，讓工程師可以調(diào)整優(yōu)化現(xiàn)有封裝設(shè)計，從而大大加快產(chǎn)品的設(shè)計周期，提高產(chǎn)品的設(shè)計質(zhì)量。

圖6 HermesPSI拓?fù)涔δ軒椭抡嬖O(shè)計

總結(jié)本文首先從國內(nèi)CPU的發(fā)展現(xiàn)狀切入，講述了目前CPU研發(fā)現(xiàn)狀以及市場現(xiàn)狀，引出CPU應(yīng)用中的挑戰(zhàn)。無論是傳統(tǒng)型封裝、先進(jìn)封裝還是PCB板級，CPU在設(shè)計時都會存在信號完整性、電源完整性的問題。芯和半導(dǎo)體的Hermes 3D、Hermes PSI可以進(jìn)行信號完整性、電源完整性的分析;Metis工具可以幫助工程師進(jìn)行先進(jìn)封裝的仿真;同時它們也都支持PCB板級的協(xié)同仿真，可以很好的從根本上解決CPU應(yīng)用中的仿真難題。

原文標(biāo)題：【解決方案】CPU應(yīng)用中的仿真解決方案

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審核編輯：湯梓紅