DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計(jì)和實(shí)現(xiàn)
在Versal新一代ACAP器件上，除了延續(xù)之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，還配置了最新的DDR4/LPDDR4 硬核控制器 (NOC IP)。它的性能更高，并且不額外占用其他的可編程邏輯資源 (PL)。使用它的時(shí)候，在硬件設(shè)計(jì)方面和設(shè)計(jì)流程上，和之前的軟核控制器(DDR4 IP)也有著很大的不同。今天我們來介紹一下I/O planning方面的設(shè)計(jì)考慮和實(shí)現(xiàn)流程。
在原理圖設(shè)計(jì)之前，需要先新建一個(gè)測(cè)試小工程，在block design中添加NOC IP。
在IP wizard中，根據(jù) memory 容量，位寬，帶寬等要求完成相關(guān)配置。
總體上來講，DDR4/LPDDR4的管腳有2種分配模式：Flipped和Non-flipped，模式的選擇可以通過使能或者關(guān)閉 NOC IP 中 “Flipped pinout”的選項(xiàng)來實(shí)現(xiàn)。
Versal 器件上每個(gè)NOC IP對(duì)應(yīng)3個(gè)IO bank的管腳，它們都位于同一個(gè)triplet之中。一個(gè)NOC IP對(duì)應(yīng)的所有DDR4/LPDDR4接口管腳都必須放置在這3個(gè)IO bank之中。在對(duì) block design進(jìn)行綜合之后，打開synthesized design，在I/O ports窗口中點(diǎn)擊 “Open advanced I/O planner” ，按照bank或者nibble為單位指定所有管腳的位置。
在此之后，地址、控制和時(shí)鐘管腳的位置就被固定了下來。數(shù)據(jù)管腳在Byte以內(nèi)和Byte之間可以進(jìn)行微調(diào)，具體的調(diào)整規(guī)則可以參考pg313中Pinout Rules相關(guān)章節(jié)。
PG313:
https://docs.xilinx.com/r/en-US/pg313-network-on-chip
審核編輯：湯梓紅
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原文標(biāo)題：開發(fā)者分享｜Versal DDR4/LPDDR4 硬核控制器 (NOC IP) I/O planning快速指南
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