核芯互聯(lián)發(fā)布首顆支持PCIE 5.0的時(shí)鐘發(fā)生器CLG52147系列芯片，PCIe Gen 5 Jitter<15fs。

CLG52147 QFN-48封裝

業(yè)界領(lǐng)先的時(shí)鐘IC供應(yīng)商核芯互聯(lián)發(fā)布了滿足新一代PCI Express（PCIe）5.0規(guī)范的時(shí)鐘發(fā)生器芯片CLG52147，配合之前發(fā)布的時(shí)鐘Buffer CLB53156系列，可以為用戶提供完整PCIE時(shí)鐘解決方案組合。

核芯互聯(lián)的CLG52147系列和CLB53156系列可以提供同類型產(chǎn)品領(lǐng)先的抖動(dòng)性能，具有顯著的設(shè)計(jì)余量，具有出色的頻率靈活性和可配置的交流電參數(shù)對(duì)信號(hào)完整性進(jìn)行優(yōu)化，可以工作在全工業(yè)溫度范圍內(nèi)，滿足PCI Express (PCIe) Gen 1/2/3/4/5 的時(shí)鐘抖動(dòng)要求，支持SSC（展頻），使用推拉式 HCSL 輸出端能夠確保最低的功耗，同時(shí)接受電路板空間和外部終端電阻，從而提高 BOM 整合。

基礎(chǔ)概念

Jitter，時(shí)鐘抖動(dòng)，是對(duì)于同一時(shí)鐘而言的， 是時(shí)鐘源引起的，用來(lái)描述被測(cè)時(shí)鐘與理想時(shí)鐘在時(shí)域的偏差（單位為 ps RMS，皮秒均方根）。時(shí)鐘抖動(dòng)越小越好。

Skew，時(shí)鐘偏斜，是對(duì)于多個(gè)時(shí)鐘線而言的，是時(shí)鐘樹(shù)不平衡引起的。時(shí)鐘偏斜越小越好。

頻率穩(wěn)定性，用來(lái)描述被測(cè)時(shí)鐘頻率與理想時(shí)鐘頻率的偏差（單位 ppm，百萬(wàn)分之一）。頻率越穩(wěn)定（ppm越?。┰胶?。

PCIe Serdes 在時(shí)鐘驅(qū)動(dòng)下收發(fā)串行數(shù)據(jù)流。Serdes 所用時(shí)鐘由 PHY 內(nèi)的 PLL 生成，PLL 的參考時(shí)鐘由外部提供或從接收數(shù)據(jù)流中恢復(fù)出來(lái)。 PCIe 協(xié)議指定標(biāo)準(zhǔn)的參考時(shí)鐘為 HCSL 電平的 100 MHz 時(shí)鐘，Gen1~Gen4 下要求收發(fā)端參考時(shí)鐘精度在 ±300 ppm 以內(nèi)，Gen5 要求頻率穩(wěn)定性 ±100 ppm。一顆性能優(yōu)秀的參考時(shí)鐘是整個(gè)PCIe系統(tǒng)成功的基礎(chǔ)。

CLG52147核心指標(biāo)

CLG52147是一顆高性能的PCIe參考時(shí)鐘發(fā)生器，使用25MHz晶振或時(shí)鐘輸入，采用3.3V供電，符合PCIe Gen1/2/3/4/5規(guī)范，支持SRNS和Common Clock架構(gòu)，支持SSC以降低EMI。CLG52147具有業(yè)界領(lǐng)先的抖動(dòng)指標(biāo)，PCIe Gen 5 Jitter < 15fs。CLG52147有9個(gè)獨(dú)立的控制引腳用來(lái)開(kāi)啟或關(guān)斷輸出以降低功耗。

CLG52147采用QFN48封裝，可以輸出9路時(shí)鐘。

CL52147已經(jīng)開(kāi)放樣品申請(qǐng)，請(qǐng)聯(lián)系對(duì)口銷(xiāo)售或核芯互聯(lián)授權(quán)代理。

審核編輯 ：李倩