研究背景

CMOS技術(shù)是無數(shù)現(xiàn)代電子產(chǎn)品、儀器和計(jì)算工具的大腦。60多年來，CMOS技術(shù)在性能、能效和單位功能成本方面持續(xù)增長，這得益于遵循摩爾定律的硅基MOSFET的不斷擴(kuò)展。雖然仍在全力以赴，但硅基CMOS已開始顯示出未來技術(shù)節(jié)點(diǎn)出現(xiàn)問題的早期跡象。前面有兩個(gè)主要的技術(shù)障礙：1)對(duì)于亞10 nm節(jié)點(diǎn)，必須積極減小溝道厚度以保持柵極靜電，從而保持理想的器件性能。硅和其他塊材半導(dǎo)體由于有害的量子限制效應(yīng)和溝道-電介質(zhì)界面處電荷載流子的散射增加而容易受到厚度縮放的影響，從而導(dǎo)致遷移率嚴(yán)重下降。2)算術(shù)核心或邏輯單元與數(shù)據(jù)存儲(chǔ)或內(nèi)存單元的物理分離，這是馮諾依曼架構(gòu)所要求的，限制了CMOS處理器在計(jì)算和數(shù)據(jù)密集型應(yīng)用中的能效。第一個(gè)問題的解決方案是超薄通道材料的創(chuàng)新。第二個(gè)問題的解決方案是非馮諾依曼架構(gòu)，其中消除了邏輯和內(nèi)存之間的物理分離。

成果介紹

有鑒于此，近日，美國賓夕法尼亞州立大學(xué)Saptarshi Das教授團(tuán)隊(duì)首次報(bào)道了大面積生長的n型MoS2和p型釩摻雜WSe2 FET的異質(zhì)集成，具有非易失性和模擬存儲(chǔ)器存儲(chǔ)能力，可以實(shí)現(xiàn)非馮諾依曼2D CMOS平臺(tái)。這種制造工藝流程允許精確定位n型和p型FET，這對(duì)于任何IC開發(fā)都至關(guān)重要。本文還演示了使用這種非馮諾依曼2D CMOS平臺(tái)的反相器和簡化的2輸入1輸出多路復(fù)用器和神經(jīng)形態(tài)計(jì)算原語，例如高斯、sigmoid和tanh激活函數(shù)。該演示展示了晶圓級(jí)2D材料異質(zhì)集成的可行性。文章以“Heterogeneous Integration of Atomically Thin Semiconductors for Non-von Neumann CMOS”為題發(fā)表在著名期刊Small上。

圖文導(dǎo)讀

圖1. 大面積p型V-WSe2和n型MoS2。(a)在c面藍(lán)寶石襯底上MOCVD生長和完全聚結(jié)的單層V-WSe2的光學(xué)圖像。(b&c)V-WSe2的拉曼光譜和光致發(fā)光光譜。(d)在c面藍(lán)寶石襯底上MOCVD生長和完全聚結(jié)的單層MoS2的光學(xué)圖像。(e&f)MoS2的拉曼光譜和光致發(fā)光光譜。

V-WSe2薄膜在定制的冷壁MOCVD反應(yīng)器中沉積在10 mm×10 mm的c面藍(lán)寶石襯底上。W(CO)6、H2Se和V(C5H5)2分別用作金屬、硫族元素和摻雜劑前驅(qū)體，H2作為載氣。MOCVD合成使用三步生長方法進(jìn)行，其中摻雜劑與金屬前驅(qū)體在生長的所有階段同時(shí)引入反應(yīng)室。圖1a顯示了生長襯底上完全聚結(jié)的單層V-WSe2的光學(xué)圖像。圖1b所示的拉曼光譜顯示缺陷激活的ZA(M)和LA(M)模式的強(qiáng)度分別在129.2和109.9 cm-1處增加，同時(shí)WSe2的A+E模式在248.7 cm-1處增加，這是故意引入雜質(zhì)引起V-WSe2晶格擾動(dòng)的直接證據(jù)。此外，如圖1c所示，PL信號(hào)由于正三重子的非輻射復(fù)合而完全猝滅，其中由于薄膜中的空穴數(shù)量增加，預(yù)計(jì)其密度會(huì)增加。類似地，通過MOCVD將單層MoS2沉積在外延2英寸c面藍(lán)寶石襯底上。圖1d顯示了生長襯底上完全聚結(jié)的單層MoS2的光學(xué)圖像。圖1e給出了單層MoS2的拉曼光譜，在383和404 cm-1處有兩個(gè)特征峰，分別對(duì)應(yīng)于面內(nèi)E2g1和面外A1g模式，預(yù)期的單層峰分離約為19 cm-1。圖1f顯示了峰值為1.83 eV的PL光譜，證實(shí)了單層MoS2。

圖2. p型V-WSe2和n型MoS2的集成。(a)使用n型MoS2和p型V-WSe2實(shí)現(xiàn)2D CMOS基集成電路的制造工藝流程。(b)顯示芯片布局的代表性光學(xué)圖像。(c)2D CMOS反相器。(d)具有Al2O3覆蓋層的單層V-WSe2 FET的光學(xué)圖像，可保護(hù)底層材料免受后續(xù)制造步驟的影響。(e)單層MoS2 FET的光學(xué)圖像。

圖2a總結(jié)了整個(gè)制造工藝流程，允許在SiO2/p++-Si襯底上精確定位單獨(dú)柵控的p型和n型2D FET。第一步是制造局部背柵島。為此，采用電子束光刻技術(shù)定義250 μm×250 μm正方形，然后濺射20 nm TiN和50 nm Pt。選擇Pt作為背柵接觸是因?yàn)樗墓瘮?shù)大。沉積TiN層來促進(jìn)Pt和SiO2之間的粘附。在背柵接觸放置之后，使用ALD沉積50 nm Al2O3作為背柵氧化物。然后使用光學(xué)光刻來定義可以訪問Pt柵電極的區(qū)域，然后使用BCl3氣體進(jìn)行反應(yīng)離子刻蝕(RIE)步驟以刻蝕暴露的氧化鋁?？涛g在20 s四個(gè)循環(huán)中完成，以避免襯底加熱效應(yīng)。在制造Al2O3/Pt/TiN背柵島堆疊后，使用PMMA輔助的濕法轉(zhuǎn)移技術(shù)將V-WSe2從生長襯底轉(zhuǎn)移到島襯底。然后RIE使用SF6氣體在5 ℃下30 s，用于分離5 μm×20 μm的V-WSe2條帶。這些分離的V-WSe2薄膜位于島的頂部，需要用作p型FET。通過這種方式，p型FET可以在襯底的任何位置制造，從而允許設(shè)計(jì)任何復(fù)雜的CMOS電路。最后，通過電子束蒸發(fā)40 nm Ni/30 nm Au接觸完成p型FET制造。所有p型V-WSe2 FET的溝道長度和寬度分別設(shè)計(jì)為1和5 μm。接下來，進(jìn)行另一個(gè)電子束光刻步驟，然后進(jìn)行30 nm Al2O3蒸發(fā)以封裝所有p型FET，保護(hù)它們免受后續(xù)制造步驟的影響。然后使用相同的濕法轉(zhuǎn)移技術(shù)將MOCVD MoS2薄膜轉(zhuǎn)移到襯底上。然后重復(fù)用于制造p型FET的相同制造步驟，在所需的島上制造MoS2基n型FET。所有n型MoS2 FET的溝道長度和寬度也分別設(shè)計(jì)為1和5 μm。最后，p型FET和n型FET之間的必要電路連接是通過使用電子束光刻定義7 μm寬的線，然后使用電子束沉積蒸發(fā)60 nm Ni/30 nm Au來實(shí)現(xiàn)的。圖2b-d分別顯示了完全制造的2D CMOS芯片、代表性電路以及單獨(dú)n型MoS2和p型V-WSe2 FET的光學(xué)圖像。

圖3. 非馮諾依曼2D CMOS的電學(xué)表征。(a&b)基于單層V-WSe2的代表性p型FET的轉(zhuǎn)移和輸出特性。(c&d)基于單層MoS2的代表性n型FET的轉(zhuǎn)移和輸出特性。(e&f)使用不同幅度的大正(VP)和大負(fù)(VN)電壓脈沖對(duì)V-WSe2 FET進(jìn)行編程。(g&h)使用不同幅度的大正(VP)和大負(fù)(VN)電壓脈沖對(duì)MoS2 FET進(jìn)行編程。(i&j)V-WSe2 FET的編程后和擦除后電導(dǎo)狀態(tài)的非易失性保留。(k&l)MoS2 FET的編程后和擦除后電導(dǎo)狀態(tài)的非易失性保留。

在沉積電路演示所需的連接線之前，對(duì)p型和n型FET進(jìn)行了電學(xué)表征。圖3a和b顯示了基于V-WSe2的代表性p型FET的轉(zhuǎn)移和輸出特性。MoS2基n型FET的相同兩個(gè)圖如圖3c和d所示。p型V-WSe2 FET表現(xiàn)出電流開/關(guān)比(rON/OFF)≈105和亞閾值斜率(SS)≈470 mV dec-1。在10 nA μm-1等電流下提取的閾值電壓(VTH-p)為≈-3 V，從峰值跨導(dǎo)中提取的空穴場(chǎng)效應(yīng)遷移率(μp)為≈2 cm2 V-1 s-1。在VDS=5 V時(shí)，對(duì)于≈1.5×1013 cm-2的反轉(zhuǎn)載流子密度，導(dǎo)通電流(Ip)達(dá)到≈1.5 μA μm-1。n型MoS2 FET的rON/OFF≈107，SS≈450 mV dec-1，閾值電壓(VTH-n)≈2.8 V，電子場(chǎng)效應(yīng)遷移率(μn)≈17 cm2 V-1 s-1。在VDS=5 V時(shí)，對(duì)于≈1.5×1013 cm-2的反轉(zhuǎn)載流子密度，導(dǎo)通電流(IOn)高達(dá)≈65 μA μm-1。與V-WSe2 FET相比，對(duì)于相似的反轉(zhuǎn)電荷載流子密度，n型MoS2 FET達(dá)到更高的導(dǎo)通電流。這可以歸因于遷移率值的差異以及Ni/MoS2界面處的低肖特基勢(shì)壘(SB)高度導(dǎo)致接觸電阻的顯著差異，這從它們各自的輸出特性可以看出。

上述特征的2D FET還表現(xiàn)出模擬編程和電導(dǎo)狀態(tài)的非易失性保留，如圖3e-h所示。這種能力可歸因于電介質(zhì)/2D界面處/附近的電荷俘獲/去俘獲現(xiàn)象。將高正編程電壓脈沖(VP)施加到這些器件的局部背柵，將兩個(gè)器件的閾值電壓轉(zhuǎn)移到正側(cè)。對(duì)于大的正VP值，在給定VBG處測(cè)量的電導(dǎo)對(duì)于p型FET將增加，對(duì)于n型FET將減少，分別如圖3e和g所示。同樣，施加高負(fù)電壓脈沖(VN)將導(dǎo)致閾值電壓向負(fù)側(cè)偏移，從而導(dǎo)致p型FET從高電導(dǎo)狀態(tài)變?yōu)榈碗妼?dǎo)狀態(tài)，對(duì)于n型FET反之亦然，如圖3f和h所示。無論編程電壓脈沖的幅度和持續(xù)時(shí)間如何，發(fā)現(xiàn)在這些編程電導(dǎo)狀態(tài)中的每一個(gè)的存儲(chǔ)器保留對(duì)于兩種類型的器件都是穩(wěn)定的。圖3i-l分別顯示了p型V-WSe2和n型MoS2 FET在VBG=VR=0 V的讀取電壓下提取的100 s內(nèi)不同編程后和擦除后電導(dǎo)狀態(tài)(GDS)的演變。雖然傳統(tǒng)的存儲(chǔ)器需要多年的非易失性保留，但包括神經(jīng)形態(tài)和邊緣計(jì)算在內(nèi)的許多內(nèi)存計(jì)算應(yīng)用程序放寬了對(duì)長期保留的要求，并且可以很好地滿足幾小時(shí)到幾天的短期存儲(chǔ)保留。盡管如此，這里的關(guān)鍵成就是能夠在p型和n型FET中編程和存儲(chǔ)模擬電導(dǎo)狀態(tài)，從而首次實(shí)現(xiàn)非馮諾依曼CMOS。

圖4. 2D CMOS基內(nèi)存計(jì)算原語。(a-c)2D CMOS基可編程反相器的電路原理圖、輸出(Vout)與輸入(Vin)特性以及可重構(gòu)的開關(guān)閾值(VSW)。(d-f)2×1 MUX的電路原理圖，施加到選擇器S和輸入A和B的電壓波形，以及輸出電壓(Vout)波形。(g-i)電路原理圖、輸出(Vout)與輸入(Vin)特性，以及使用可編程2D CMOS實(shí)現(xiàn)的可重構(gòu)sigmoid激活函數(shù)。(j-l)電路原理圖、輸出(Vout)與輸入(Vin)特性，以及使用可編程2D CMOS實(shí)現(xiàn)的可重構(gòu)雙曲正切激活函數(shù)。(m-o)電路原理圖、輸出(Vout)與輸入(Vin)特性，以及使用可編程2D CMOS實(shí)現(xiàn)的可重構(gòu)高斯激活函數(shù)。

使用上述2D FET的非易失性編程能力，在此展示了可重構(gòu)的數(shù)字和神經(jīng)形態(tài)計(jì)算原語。圖4a顯示了2D CMOS反相器的電路原理圖。反相器是IC技術(shù)中的核心邏輯元件，需要p型和n型晶體管來實(shí)現(xiàn)高增益。盡管已經(jīng)展示了僅基于具有電阻負(fù)載的n型MoS2 FET的反相器，但這種設(shè)計(jì)存在更高的功耗和更低的噪聲容限。圖4b顯示了反相器特性，增益≈4。雖然反相器是有用的邏輯元件，但可編程反相器對(duì)于數(shù)字和模擬電路設(shè)計(jì)都具有很高的意義。具有可編程開關(guān)閾值的反相器可以根據(jù)應(yīng)用和環(huán)境要求設(shè)置電壓參考電平，從而減少電路占用空間和能量消耗。圖4c顯示了2D CMOS反相器的開關(guān)閾值(VSW)。

圖4d顯示了2×1 MUX的電路原理圖。MUX是一種常見的電子器件，用于選擇性地在各種輸入之間切換。在2×1 MUX的情況下，選擇器線S可用于在兩個(gè)輸入A和B之間切換。通過將p型V-WSe2 FET與n型MoS2 FET串聯(lián)來使用簡化的MUX設(shè)計(jì)。兩個(gè)器件的局部背柵短路并連接到選擇器線，而輸入A和B分別施加到p型FET的漏極端和n型FET的源極端。理想情況下，當(dāng)S=0時(shí)，輸入A應(yīng)反映在輸出(Vout)上，而當(dāng)S=1時(shí)，Vout應(yīng)為輸入B。圖4e顯示了選擇器S和輸入A和B的波形，圖4f顯示了Vout。顯然，2晶體管電路可以用作2×1 MUX，從而降低能耗和面積開銷。

接下來，實(shí)現(xiàn)可重構(gòu)的神經(jīng)形態(tài)原語，例如sigmoid、雙曲正切(tanh)和高斯激活函數(shù)。圖4g顯示了由p型V-WSe2 FET和n型MoS2 FET串聯(lián)組成的電路原理圖，以實(shí)現(xiàn)sigmoid激活功能。輸入(Vin)施加于兩個(gè)器件的公共背柵端，而VDD和GND分別施加到n型和p型FET的源極和漏極。圖4h顯示了在n型和p型FET的公共節(jié)點(diǎn)端處測(cè)量的輸出電壓(Vout)與Vin的關(guān)系，類似于sigmoid激活函數(shù)。與反相器的情況類似，sigmoid激活曲線也可以通過對(duì)p型和n型FET進(jìn)行相應(yīng)編程來編程為不同的閾值。測(cè)量了具有不同開關(guān)閾值的各種sigmoid曲線，如圖4i所示。對(duì)于相同的sigmoid電路設(shè)計(jì)，通過在p型FET的漏極端施加-VDD，如圖4j所示，得到如圖4k所示的雙曲正切(tanh)曲線。這里，函數(shù)從-1切換到+1。與上述情況類似，該函數(shù)也可以編程為不同的狀態(tài)，如圖4l所示。最后，使用圖4m所示的電路設(shè)計(jì)實(shí)現(xiàn)高斯激活函數(shù)。當(dāng)Vin值為大的正或大的負(fù)時(shí)，串聯(lián)連接的兩個(gè)FET中的一個(gè)關(guān)閉，防止任何電流在電路中流動(dòng)。然而，隨著n型MoS2 FET從關(guān)閉狀態(tài)切換到開啟狀態(tài)，電流傳導(dǎo)開始并隨著Vin遵循亞閾值特性呈指數(shù)增加，并達(dá)到由VDD確定的峰值幅度。超過這個(gè)峰值，電流開始隨著p型V-WSe2 FET的亞閾值特性呈指數(shù)下降。因此，p型V-WSe2和n型MoS2 FET的串聯(lián)表現(xiàn)出具有指數(shù)尾的非單調(diào)傳輸特性，可模擬高斯分布。然而，高斯的幅度可以通過VDD來改變，而平均值可以通過對(duì)底層p型和n型FET進(jìn)行編程來相應(yīng)地調(diào)整。具有不同幅度和平均值的高斯曲線如圖4o所示。

總結(jié)與展望

本文展示了基于p型V-WSe2和n型MoS2的可編程FET的異質(zhì)集成，用于實(shí)現(xiàn)各種數(shù)字和神經(jīng)形態(tài)計(jì)算原語。本文的研究結(jié)果是實(shí)現(xiàn)2D CMOS基集成電路的第一步，盡管仍有一些挑戰(zhàn)有待緩解。例如，改進(jìn)p型V-WSe2的合成可以帶來更好的器件和電路性能、壽命和良率。此外，金屬功函數(shù)工程可用于進(jìn)一步提高n型和p型2D FET的性能。未來的工作還將通過提出材料、器件和電路級(jí)別的解決方案，專注于開發(fā)更復(fù)雜的2D CMOS電路。材料合成的優(yōu)化、浮柵的開發(fā)和集成以及接觸工程都是將探索實(shí)現(xiàn)2D TMDs超大規(guī)模集成電路(VLSI)的途徑。

審核編輯：湯梓紅