System Verilog中的Bits與Bytes是等價的嗎
正如我們所知，“bit”是無符號的，而“byte”是有符號的。那么，你認(rèn)為下面兩個聲明是等價的嗎?
bit [7:0] aBit; // Note ‘bit’ is 2-state, unsigned byte bByte; // Note ‘byte’ is 2-state, 8-bit signed integer
答案是不等價，因為：
bit [7:0] aBit; // = 0 to 255 byte bByte; // = -128 to 127
所以，你需要小心混合bit和字byte數(shù)據(jù)類型的計算。
同樣，你認(rèn)為以下兩種說法等價嗎?
byte MEM_BYTES [256]; bit signed [7:0] MY_MEM_BYTES [256];
答案是等價。我們可以簡單理解為
bit signed [7:0] 等價為 byte。
審核編輯：劉清
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
Verilog
+關(guān)注
關(guān)注
29文章
1367瀏覽量
112299
原文標(biāo)題：System Verilog當(dāng)中的Bits vs Bytes
文章出處：【微信號：芯片驗證工程師，微信公眾號：芯片驗證工程師】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。
發(fā)布評論請先 登錄
相關(guān)推薦
熱點(diǎn)推薦
Modelsim XE是否支持System Verilog
information:-1.Does itsupport System verilog forverification?2. Code coverage support.3.Assertion support.Whichversionof Modelsim XE su
發(fā)表于 11-27 14:20
System Verilog常見問題及語言參考手冊規(guī)范
本文討論了一些System Verilog問題以及相關(guān)的SystemVerilog 語言參考手冊規(guī)范。正確理解這些規(guī)格將有助于System Verilog用戶避免意外的模擬結(jié)果。
發(fā)表于 12-11 07:19
System Verilog問題和語言參考手冊規(guī)范
本文討論了一些System Verilog問題以及相關(guān)的SystemVerilog 語言參考手冊規(guī)范。正確理解這些規(guī)格將有助于System Verilog用戶避免意外的模擬結(jié)果。
發(fā)表于 12-24 07:07
求大佬分享一些System Verilog的學(xué)習(xí)經(jīng)驗
求大佬分享一些System Verilog的學(xué)習(xí)經(jīng)驗
發(fā)表于 06-21 06:29
淺析System Verilog當(dāng)中的Bits vs Bytes
to 255byte bByte; // = -128 to 127所以，你需要小心混合bit和字byte數(shù)據(jù)類型的計算。同樣，你認(rèn)為以下兩種說法等價嗎?byte MEM_BYTES [256];bit signed
發(fā)表于 10-12 14:28
SpinalHDL中Bundle與普通數(shù)據(jù)類型之間的連接賦值轉(zhuǎn)換
。》Bundle—>Bits在SpinalHDL中，無論是哪種數(shù)據(jù)類型都是可以轉(zhuǎn)換成Bits類型，我們擴(kuò)展Bundle類型定義的復(fù)雜數(shù)據(jù)類型也不例外，可以通過asBits函數(shù)將自
發(fā)表于 10-18 14:22
UART0想使用64 Bytes FIFO該如何設(shè)定？
官方TRM中提到NUC230/240的UART0有提供到64 Bytes的接收緩沖區(qū)，UART1及UART2只提供了16Bytes的接收緩沖區(qū)，但uart.h文件中RFITL設(shè)定僅供到14
發(fā)表于 08-21 07:24
Verilog Digital System Design
This book is on the IEEE Standard Hardware Description Languagebased on the Verilog® Hardware
發(fā)表于 07-23 08:59
?0次下載
VHDL,Verilog,System verilog比較
本文簡單討論并總結(jié)了VHDL、Verilog，System verilog 這三中語言的各自特點(diǎn)和區(qū)別 As the number of enhancements
發(fā)表于 01-17 11:32
?0次下載
學(xué)會這些System Verilog方法，芯片驗證入門沒問題
一個掌握Verilog語言的工程師初次看SystemVerilog都會有這樣的感受，這就是Verilog啊，很容易啊，So easy啊。沒錯，確實(shí)是這樣，System Verilog的
淺談System Verilog的DPI機(jī)制
System Verilog(SV)把其他編程語言統(tǒng)一成為外語，F(xiàn)oreign Programming Language（FPL）。
談?wù)?b class='flag-5'>Verilog/System Verilog和C的幾種交互模式
PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。
System Verilog的概念以及與Verilog的對比
的端口定義完成后，我們也很難改變端口的配置。 另外，一個設(shè)計中的許多模塊往往具有相同的端口定義，在Verilog中，我們必須在每個模塊中進(jìn)行相同的定義，這為我們增加了無謂的工作量。
工商網(wǎng)監(jiān)
評論