在進(jìn)行FPGA設(shè)計(jì)的過程中，經(jīng)常會(huì)在編譯程序時(shí)發(fā)現(xiàn)有一些warning提示生成了一些latch，而且一般FPGA的設(shè)計(jì)規(guī)則也不建議有l(wèi)atch生成。那么，latch究竟是什么東西呢？如果在FPGA設(shè)計(jì)中不允許latch中現(xiàn)，又如何避免呢？

1 鎖存器、觸發(fā)器和寄存器的比較

（1）鎖存器

鎖存器（latch）是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作（狀態(tài)轉(zhuǎn)換）取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

分為普通鎖存器和門控鎖存器。普通鎖存器無控制信號(hào)，輸出狀態(tài)始終直接由輸入決定。在實(shí)際的數(shù)字系統(tǒng)中，為了協(xié)調(diào)各部分的工作，往往需要有一個(gè)特定的控制信號(hào)去控制鎖存器狀態(tài)轉(zhuǎn)換的時(shí)間，在控制信號(hào)無效時(shí)，輸出保持不變，不隨輸入變換；當(dāng)控制信號(hào)有效時(shí)，輸出由輸入決定，跟隨輸入變化。

①正是因?yàn)殚T控鎖存器在控制信號(hào)有效的期間內(nèi)，都可以接收輸入信號(hào)，所以，激勵(lì)信號(hào)的任何變化，都將直接引起鎖存器輸出狀態(tài)的改變。這時(shí)輸入信號(hào)若發(fā)生多次變化，輸出狀態(tài)也可能發(fā)生多次變化，這一現(xiàn)象稱為鎖存器的空翻。

②其次，當(dāng)門控鎖存器的控制信號(hào)有效時(shí)，鎖存器就變成了一個(gè)組合電路，時(shí)序邏輯電路的模型就等效為兩個(gè)各組合電路互為反饋的反饋系統(tǒng)，因此，系統(tǒng)有可能會(huì)因?yàn)樗矐B(tài)特性不穩(wěn)定而產(chǎn)生振蕩現(xiàn)象。

（2） 觸發(fā)器（flip-flop）

觸發(fā)器（flip-flop）是邊沿敏感的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作（狀態(tài)轉(zhuǎn)換）由某一信號(hào)的上升或者下降沿進(jìn)行同步的（限制存儲(chǔ)單元狀態(tài)轉(zhuǎn)換在一個(gè)很短的時(shí)間內(nèi)）。（鐘控D觸發(fā)器其實(shí)就是 D 鎖存器，邊沿 D 觸發(fā)器才是真正的 D 觸發(fā)器）

觸發(fā)器分為兩種，一種是主從觸發(fā)器和邊沿觸發(fā)器。主從觸發(fā)器在時(shí)鐘有效期內(nèi)（主觸發(fā)器）接收數(shù)據(jù)，在時(shí)鐘邊沿輸出狀態(tài)轉(zhuǎn)換。邊沿觸發(fā)器在時(shí)鐘邊沿期間， 觸發(fā)器才接收數(shù)據(jù)并使輸出狀態(tài)轉(zhuǎn)換。目前，主從觸發(fā)器基本上已經(jīng)很少見了，實(shí)際使用的大都是邊沿觸發(fā)器。

（3）寄存器（register）

寄存器（register）用來暫時(shí)存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果。在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器。

區(qū)別與聯(lián)系：由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把 n 個(gè)觸發(fā)器的時(shí)鐘端口連接起來就能構(gòu)成一個(gè)存儲(chǔ) n 位二進(jìn)制碼的寄存器。

從寄存數(shù)據(jù)的角度來講，寄存器和鎖存器的功能是相同的；它們的區(qū)別在于寄存器是同步時(shí)鐘控制，而鎖存器是電位信號(hào)控制。一般的設(shè)計(jì)規(guī)則是：在絕大多數(shù)設(shè)計(jì)中避免產(chǎn)生鎖存器。它會(huì)讓您設(shè)計(jì)的時(shí)序完蛋，并且它的隱蔽性很強(qiáng)，非老手不能查出。

2 鎖存器具備的特點(diǎn)

（1）對毛刺敏感（使能信號(hào)有效時(shí)，輸出狀態(tài)可能隨輸入多次變化，產(chǎn)生空翻，對下一級(jí)電路很危險(xiǎn)），不能異步復(fù)位，因此在上電后處于不確定的 狀態(tài)。

（2）鎖存器會(huì)使靜態(tài)時(shí)序分析變得非常復(fù)雜，不具備可重用性。（首先， 鎖存器沒有時(shí)鐘參與信號(hào)傳遞，無法做 STA；其次，綜合工具會(huì)將 latch 優(yōu)化掉，造成前后仿真結(jié)果不一致）

（3）在FPGA中基本的單元是由查找表和觸發(fā)器組成的，若生成鎖存器反而需要更多的資源。根據(jù)鎖存器的特點(diǎn)可以看出，在電路設(shè)計(jì)中，要對鎖存器特別謹(jǐn)慎，如果設(shè)計(jì)經(jīng)過綜合后產(chǎn)生出和設(shè)計(jì)意圖不一致的鎖存器，則將導(dǎo)致設(shè)計(jì)錯(cuò)誤，包括仿真和綜合。因此，在設(shè)計(jì)中需要避免產(chǎn)生意想不到的鎖存器。如果組合邏輯的語句完全不使用 always 語句塊，就可以保證綜合器不會(huì)綜合出鎖存器。

（4）但如果鎖存器和觸發(fā)器兩者都由與非門搭建的話，鎖存器耗用的邏輯資源要比D觸發(fā)器少（D觸發(fā)器需要12個(gè)MOS管，鎖存器只需6個(gè)MOS管），鎖存器的集成度更高。

所以在的ASIC設(shè)計(jì)中會(huì)用到鎖存器。但鎖存器對毛刺敏感，無異步復(fù)位端，不能讓芯片在上電時(shí) 處在確定的狀態(tài)；另外，鎖存器會(huì)使靜態(tài)時(shí)序分析變得很復(fù)雜，不利于設(shè)計(jì)的可重用，所以，在ASIC設(shè)計(jì)中，除了CPU這高速電路，或者RAM這種對面積很敏感的電路，一般不提倡用鎖存器。

3 鎖存器的出現(xiàn)以及解決辦法

在基于always的組合邏輯描述語句中容易綜合出鎖存器的地方：

在FPGA程序設(shè)計(jì)過程中，出現(xiàn)latch絕大多數(shù)情況是因?yàn)閕f和case語句的不完全描述，導(dǎo)致程序在綜合過程中出現(xiàn)了latch的功能行為。舉個(gè)簡單的例子，寫個(gè)譯碼器，輸入為a，輸出為b，其中a為2位輸入，b為8位輸出，若如下所寫：

always@（ * ）

case（a）

2‘b00： b = 8’d1;

2‘b01： b = 8’d5;

2‘b10： b = 8’d8;

2‘b11： b = 8’d17;

endcase

但是若將a的位數(shù)改為3，如下所寫：

always@（ * ）

case（a）

3‘b000： b = 8’d1;

3‘b001： b = 8’d5;

3‘b010： b = 8’d8;

3‘b011： b = 8’d17;

Endcase

可以看到，第二張綜合圖里面出現(xiàn)了latch。然而，兩段程序的不同僅僅是a的位數(shù)從2變到了3，這究竟是為什么？

其實(shí)這就是因?yàn)閏ase的不完全描述所致。在第一段程序中，輸入a可能的四種取值都窮舉到了，所以是完全描述的。而第二段程序中，a變?yōu)榱?位數(shù)，而取值只有3’b000、3’b001、3’b010、3’b011四個(gè)，而3’b100到3’b111之間的數(shù)據(jù)并沒有列舉出，雖然在實(shí)際執(zhí)行過程中輸入并不會(huì)出現(xiàn)未列舉出的數(shù)值，但是系統(tǒng)在編譯時(shí)并不知情，所以它會(huì)在3’b100到3’b111之間的值出現(xiàn)時(shí)將b的輸出鎖存，也就是出現(xiàn)了latch的功能行為

。 之所以在硬件設(shè)計(jì)中避免latch的出現(xiàn)，主要原因是latch會(huì)產(chǎn)生毛刺（glitch），這種毛刺對下一級(jí)電路是很危險(xiǎn)的。并且其隱蔽性很強(qiáng)，不易查出。因此，在設(shè)計(jì)中，應(yīng)盡量避免latch的使用。

從其產(chǎn)生原因可以看出，為了防止出現(xiàn)latch，對于if語句和case語句一定要做到完全描述，最常用的方法就是總是加上else和default。

總結(jié)：

鎖存器產(chǎn)生的根本原因：當(dāng)組合邏輯需要保持時(shí)，就會(huì)綜合出鎖存器。

鎖存器的危害：

（1）latch會(huì)產(chǎn)生毛刺（glitch），這種毛刺對下一級(jí)電路是很危險(xiǎn)的；

（2）不能異步復(fù)位，因此在上電后處于不確定的 狀態(tài)；

（3）鎖存器會(huì)使靜態(tài)時(shí)序分析變得非常復(fù)雜，不具備可重用性

審核編輯 ：李倩