光柵位移傳感器是基于莫爾條紋測量的一種傳感器，要提高其測量分辨率，對光柵輸出信號進行細分處理是必要環(huán)節(jié)．在實際應用中，通常采用四倍頻的方法提高定位精度．四倍頻電路與判向電路設(shè)計為一個整體，稱為四倍頻及判向電路。能夠?qū)崿F(xiàn)四倍頻的電路結(jié)構(gòu)很多，但在應用中發(fā)現(xiàn)，由于某些四倍頻電路的精度或穩(wěn)定性不高，使傳感器整體性能下降．作者在分析幾種常見四倍頻電路的基礎(chǔ)上，針對不同的應用，設(shè)計了兩種不同的四倍頻電路實現(xiàn)方案，并對這兩種方案的結(jié)構(gòu)和使用方法進行了比較和仿真．

1 四倍頻電路設(shè)計原理

光柵傳感器輸出兩路相位相差為90的方波信號A和B.如圖l所示，用A，B兩相信號的脈沖數(shù)表示光柵走過的位移量，標志光柵分正向與反向移動．四倍頻后的信號，經(jīng)計數(shù)器計數(shù)后轉(zhuǎn)化為相對位置。計數(shù)過程一般有兩種實現(xiàn)方法：一是由微處理器內(nèi)部定時計數(shù)器實現(xiàn)計數(shù)；二是由可逆計數(shù)器實現(xiàn)對正反向脈沖的計數(shù)．編輯

采用上述設(shè)計方案，往往需要增加較多的可編程計數(shù)器，電路元器件眾多、結(jié)構(gòu)復雜、功耗增加、穩(wěn)定性下降．

3 基于CPLD實現(xiàn)的光柵四細分、辨向電路及計數(shù)器的設(shè)計

采用CPLD實現(xiàn)光柵傳感器信號的處理示意圖如圖4所示，即將圖3中3個部分的模擬邏輯電路全部集成在一片CPLD芯片中，實現(xiàn)高集成化。由于工作現(xiàn)場的干擾信號使得光柵尺輸出波形失真，所以將脈沖信號通過40106施密特觸發(fā)器及RC濾波整形后再送入CPLD，由CPLD對脈沖信號計數(shù)和判向，并將數(shù)據(jù)送入內(nèi)部寄存器．

3．1 CPLD芯片的選擇

CPLD芯片選用ALTERA公司的MAX7000系列產(chǎn)品EPM7128S，該芯片具有高阻抗、電可擦、在系統(tǒng)編程等特點，可用門單元為2 500個，管腳間最大延遲為5μs工作電壓為+5 V.仿真平臺采用ALTERA公司的QUARTUSⅡ進行開發(fā)設(shè)計．

3．2 四細分與辨向電路

四細分與辨向模塊邏輯電路如圖5所示，采用10MB晶振產(chǎn)生全局時鐘CLK，假設(shè)信號A超前于B時代表指示光柵朝某一方向移動，A滯后于B時表示光柵的反方向移動．A，B信號分別經(jīng)第一級D觸發(fā)器后變?yōu)锳＇，B＇信號，再經(jīng)過第二級D觸發(fā)器后變?yōu)锳″，B″信號．D觸發(fā)器對信號進行整形，消除了輸入信號中的尖脈沖影響，在后續(xù)倍頻電路中不再使用原始信號A，B，因而提高了系統(tǒng)的抗干擾性能．在四倍頻辨向電路中，采用組合時序邏輯器件對A＇A″，B＇B″信號進行邏輯組合得到兩路輸出脈沖：當A超前于B時，ADD為加計數(shù)脈沖，MIMUS保持高電平；反之，當A滯后于B時，ADD保持高電平，MINUS為減計數(shù)脈沖． 對比圖5和圖2可以看出，新型設(shè)計方法使用的器件數(shù)較傳統(tǒng)方法大大減少，所以模塊功耗顯著降低。系統(tǒng)布線在芯片內(nèi)部實現(xiàn)，抗干擾性強。由于采用的是可編程邏輯器件，對于系統(tǒng)的修改和升級只需要修改相關(guān)的程序語句即可，不用重新設(shè)計硬件電路和制作印刷電路板，使得系統(tǒng)的升級和維護的便捷性大大提高。

4 四倍頻細分電路模塊的仿真

根據(jù)圖2所示的狀態(tài)轉(zhuǎn)換圖，利用硬件描述語言VerilogHDL描述該電路功能，編程思想為將A，B某一時刻的信號值的狀態(tài)合并為狀態(tài)的判斷標志state，并放入寄存器prestate．當A，B任一狀態(tài)發(fā)生變化時，state值即發(fā)生改變，將此時的state值與上一時刻的prestate進行比較，則能根據(jù)A，B兩個脈沖的狀態(tài)相對變化確定計數(shù)值db的加減，得出計數(shù)器輸出值的加減標志．

仿真結(jié)果如圖6所示．當信號A上跳沿超前于B時，計數(shù)值db進行正向計數(shù)；當A上跳沿滯后于B時，計數(shù)值db進行反向計數(shù)．即db將細分、辨向、計數(shù)集于一身，較好地實現(xiàn)了光柵細分功能．

比較圖3和圖5可以看出，用FPGA設(shè)計信號處理模塊，設(shè)計過程和電路結(jié)構(gòu)更加簡潔。另外，在應用中需注意FPGA時鐘周期應小于光柵信號脈沖的1／4.

5 結(jié)論

①新型設(shè)計方法結(jié)構(gòu)簡單，集成度高，比傳統(tǒng)設(shè)計方法所用器件數(shù)大大減少．

②集成化設(shè)計使系統(tǒng)功耗降低，抗干擾性增強．

③用Verilog HDL設(shè)計電路，改變電路結(jié)構(gòu)只需修改程序即可，且系統(tǒng)維護和升級的便捷性提高．

審核編輯 黃昊宇