作者：Rolynd Aquino ， Francis Ian Calubag， and Janchris Espinoza

本文包含有關(guān)如何在創(chuàng)建自己的IBIS模型時使用LTspice的圖解指南——從IBIS預(yù)建模程序到IBIS模型驗(yàn)證。它還包含有關(guān)如何在LTspice中準(zhǔn)確提取IBIS模型的I-V、V-T、斜坡和C_comp數(shù)據(jù)的詳細(xì)說明。此外，定性和定量FOM被描述為驗(yàn)證IBIS模型性能的方法。該用例介紹了假設(shè)的ADxxxxx 3態(tài)數(shù)字緩沖器的IBIS模型開發(fā)，它具有可用于輸入的IBIS模板和3態(tài)CMOS接口，可以啟動IBIS模型的創(chuàng)建。?

介紹

仿真在構(gòu)建任何系統(tǒng)時都起著關(guān)鍵作用。它允許設(shè)計人員預(yù)見問題并防止耗時且昂貴的修訂。目標(biāo)始終是第一次就做對！在高速數(shù)字接口仿真的情況下，如果設(shè)計不當(dāng)，簡單的PCB走線可能會影響信號質(zhì)量。在信號完整性仿真中，IBIS（輸入/輸出緩沖器信息規(guī)范）模型用作器件數(shù)字接口的表示。

如本IBIS系列文章的第一部分所述，IBIS是一種行為模型，它通過表格電流與電壓（I-V）和電壓與時間（V-T）數(shù)據(jù)描述器件數(shù)字接口的電氣特性。重要的是，IBIS模型要盡可能準(zhǔn)確，并且沒有任何解析錯誤，以避免以后使用時出現(xiàn)任何問題。此外，對于具有數(shù)字接口的每個部件或設(shè)備，應(yīng)該有一個可用的IBIS模型。因此，每當(dāng)客戶需要時，他們都可以直接從制造商的網(wǎng)頁下載。但是，情況并非總是如此。對于IBIS模型用戶來說，他們經(jīng)常面臨的一個問題是模型可用性。當(dāng)他們?yōu)樵O(shè)計選擇的零件沒有IBIS模型時，這可能會延遲產(chǎn)品開發(fā)。

IBIS模型的最佳來源是制造商本身;但是，用戶仍然可以創(chuàng)建IBIS模型。本文介紹了一種使用LTspice創(chuàng)建從SPICE模型派生的最基本IBIS模型的方法。以下各節(jié)使用IBIS建模手冊4.0版中的規(guī)范來討論LTspice仿真設(shè)置。驗(yàn)證IBIS模型也使用定性和定量品質(zhì)因數(shù)來解決。

什么是“最基本的”IBIS模型？

為了幫助客戶使用LTspice創(chuàng)建基本的IBIS模型，需要定義術(shù)語“基本”。基本的IBIS模型不僅取決于I/O模型關(guān)鍵字，還取決于需要建模的數(shù)字緩沖器類型。這意味著需要重新審視早期版本的IBIS，以定義對緩沖器進(jìn)行建模所需的最低要求以及當(dāng)時正在建模的數(shù)字接口類型。事實(shí)證明，單端CMOS緩沖器是可以使用IBIS建模的最簡單的數(shù)字IO之一，這就是本文的討論范圍。

圖1.3態(tài)CMOS緩沖器的IBIS模型。

圖1顯示了3態(tài)CMOS緩沖器IBIS模型的結(jié)構(gòu)。如第1部分所述，IBIS模型中的組件或關(guān)鍵字取決于模型類型。表1總結(jié)了基本IBIS模型的組成部分，具體取決于Model_type。

使用案例

在本文中，將使用假設(shè)ADxxxx器件的LTspice模型來創(chuàng)建IBIS模型。它是一款具有使能引腳的單輸入和單輸出數(shù)字緩沖器。因此，生成的IBIS模型將有兩個輸入（DIN1和EN）和一個三態(tài)輸出（DOUT1）。

作為一般準(zhǔn)則，生成IBIS模型有五個基本步驟：

設(shè)置預(yù)建模過程。

執(zhí)行LTspice仿真，從SPICE模型中提取C_comp、V-I和V-T數(shù)據(jù)。

格式化 IBIS 文件。

使用IBIS解析器測試檢查文件。

將相同加載條件下IBIS模型的仿真結(jié)果與SPICE模型結(jié)果進(jìn)行比較。

IBIS模型提供典型、最小和最大數(shù)據(jù)。它們通過工作電源電壓范圍、溫度和工藝拐角來確定。為簡潔起見，本文僅介紹典型條件。

ibischk系列黃金解析器可用于檢查IBIS模型是否符合IBIS規(guī)范。ibischk 可執(zhí)行文件可在 IBIS.ORG 網(wǎng)頁上免費(fèi)獲得。本文使用了集成了ibischk的第三方IBIS模型編輯軟件。

預(yù)建模程序

在開始仿真之前，用戶應(yīng)下載器件的數(shù)據(jù)手冊，以及安裝SPICE模型和LTspice文件。通過確定器件具有的數(shù)字接口數(shù)量和類型（例如輸入、漏極開路、3 態(tài)等）對器件進(jìn)行初始評估。

從器件數(shù)據(jù)手冊中，確定工作電源電壓、工作溫度、集成電路 （IC） 封裝類型、器件引腳排列、時序規(guī)格的負(fù)載條件 （R負(fù)荷和/或 C負(fù)荷）用于數(shù)字輸出和低電平輸入電壓（V國際禁毒局） 和高電平輸入電壓 （V英赫） 用于數(shù)字輸入。ADxxx SPICE模型如圖1所示，其規(guī)格如表2所示。

圖2.ADxxxx 3態(tài)數(shù)字緩沖器SPICE模型。

通過使用關(guān)鍵字，有關(guān)設(shè)備數(shù)字接口的所有信息都放在IBIS文件中。關(guān)鍵字是IBIS模型中用括號括起來的標(biāo)識符，如第1部分所述。詳情請參考。

與IC封裝模型相關(guān)的關(guān)鍵字是[封裝]。它包含RLC（電阻-電感-電容）寄生效應(yīng)，代表從芯片焊盤到IC焊盤/引腳的鍵合。此信息可以從制造商處獲得。如果該設(shè)備與正在評估的設(shè)備具有完全相同的封裝并且來自同一制造商，則還可以查找另一個IBIS文件的[包]數(shù)據(jù)。表 3 列出了 6 引腳 SOT-23 封裝的器件封裝寄生效應(yīng)。

器件引腳排列如表4所示。關(guān)鍵字 [Pin] 用于描述引腳及其相應(yīng)的型號名稱。[引腳] 通常采用 3 列格式。第一列用于引腳編號，第二列是引腳說明，第三列用于型號名稱。一些封裝具有更多類似的引腳（VCC，GND）。這些引腳可以按模型分組和描述在一起。在這種情況下，鑒于給出的SPICE模型沒有關(guān)于內(nèi)部晶體管級原理圖的信息，最好為每個數(shù)字接口提供一個單獨(dú)的模型。型號名稱“電源”和“GND”用于命名IBIS文件中的電源和接地引腳。非數(shù)字接口和“不連接”引腳被描述為“NC”或無連接。請注意，型號名稱區(qū)分大小寫。由于它們將在建模過程的后面使用，因此應(yīng)指示確切的模型名稱。

ADxxxx真值表如表5所示。這在設(shè)置LTspice仿真時非常有用。了解如何將DOUT1引腳設(shè)置為高阻抗（高阻態(tài)）模式、邏輯1和邏輯0非常重要。

LTspice 設(shè)置和仿真

通常，如前所述，IBIS模型通過I-V（電流與電壓）和V-T（電壓與時間）數(shù)據(jù)描述數(shù)字緩沖器的行為。每種類型的數(shù)字接口都有自己的一組IBIS建模所需的I-V和/或V-T數(shù)據(jù)，如表1所示。這些數(shù)據(jù)集在表 6 中更詳細(xì)地呈現(xiàn)。記下每個數(shù)據(jù)集的備注。那些標(biāo)記為“推薦”的表示它們的缺失不會導(dǎo)致 ibischk 解析器測試中的錯誤。但是，這些數(shù)據(jù)集在信道模擬中具有一定的效果。例如，鉗位數(shù)據(jù)有助于分析信號反射。

[Power_Clamp] 和 [GND_Clamp]

圖3.[Power_Clamp] 和 [GND_Clamp] 關(guān)鍵字結(jié)構(gòu)的概念圖。

[GND_Clamp] 和 [Power_Clamp] 通過表格 I-V 數(shù)據(jù)顯示數(shù)字緩沖器的靜電放電 （ESD） 器件的行為。[Power_Clamp] 表示以 VDD 為基準(zhǔn)的 ESD 器件的整體行為，而接地鉗表示以 GND 為基準(zhǔn)的 ESD 器件的整體行為。

在LTspice中，I-V數(shù)據(jù)可以使用.DC SPICE 命令/指令。DOUT1的接地鉗位使用圖4中的設(shè)置進(jìn)行測量。在設(shè)置中，施加適當(dāng)?shù)碾娫措妷阂詫⑵骷渲脼楦咦杩範(fàn)顟B(tài)（請參閱表5）。這可確保ESD器件與核心電路隔離。VSWEEP是參考GND的掃描電壓。 將VSWEEP接地可確保僅表征GND箝位ESD器件。

圖4.ADxxxx DOUT1接地箝位設(shè)置。

根據(jù)IBIS規(guī)范，I-V數(shù)據(jù)應(yīng)掃描到供電軌之外（最好從–VDD掃描至2 × VDD）——在本例中為–1.8 V至+3.6 V。通過直接執(zhí)行此操作，超過VDD的掃描電壓將打開電源鉗ESD器件。為避免這種情況，最初將VSWEEP從–1.8 V掃描至+1.8 V，并使用外推方法添加3.6 V數(shù)據(jù)點(diǎn)。此方法適用于所有 I-V 數(shù)據(jù)集。

此外，請注意，所有 I-V 數(shù)據(jù)集最多只接受 100 個數(shù)據(jù)點(diǎn)。超過此數(shù)據(jù)點(diǎn)數(shù)將在 ibischk 解析器測試中提示錯誤。設(shè)置 .DC 命令使得生成的數(shù)據(jù)點(diǎn)數(shù)小于或等于 99。這是為了容納 2 × VDD 外推的額外一個數(shù)據(jù)點(diǎn)。

使用直流掃描，在仿真中可能會遇到非常高的反向電流。為此，將起始掃描從近似二極管勢壘電位（–0.7 V）設(shè)置為VDD（+1.8 V）。然后將符合 –VDD 的數(shù)據(jù)外推到 2 × VDD I-V 數(shù)據(jù)。另一種方法是將一個小電阻Rser與VSWEEP串聯(lián)以限制極端電流。

通過單擊“運(yùn)行”按鈕，LTspice運(yùn)行仿真。由于正在評估 DOUT1，因此感興趣的節(jié)點(diǎn)是 Ix（U1：DOUT1）。雖然I（VSWEEP）在技術(shù)上也是正確的，但Ix（U1：DOUT1）上的電流極性是IBIS模型所需要的。這是為了盡量減少 I（VSWEEP） 數(shù)據(jù)的進(jìn)一步數(shù)據(jù)格式，使其適合模型。結(jié)果應(yīng)如圖 5 中的圖形所示。仿真后，先單擊“結(jié)果”窗口保存數(shù)據(jù)，然后單擊“文件”->“將數(shù)據(jù)導(dǎo)出為文本”。導(dǎo)航到要保存的目錄，然后單擊要測試的節(jié)點(diǎn)，然后單擊“確定”（如圖 6 所示）。

圖5.接地鉗仿真結(jié)果。

圖6.將仿真數(shù)據(jù)導(dǎo)出為文本。

[Power_Clamp] 數(shù)據(jù)提取類似于接地鉗位設(shè)置，使得掃描電壓VSWEEP以VDD為參考。設(shè)置和結(jié)果如圖7所示。

圖7.ADxxxx OUT1電源鉗位設(shè)置和結(jié)果。

[下拉] 和 [上拉]

圖 8 顯示了 I-V 關(guān)鍵字結(jié)構(gòu)的概念圖。[下拉] 和 [上拉] 表示緩沖區(qū)中上拉和下拉元素的行為。在圖形形式中，它們看起來像MOSFET的I-V特性曲線。在提取[下拉]和[上拉]的數(shù)據(jù)時，重要的是要知道如何通過器件的真值表操縱從輸出引腳發(fā)出的信號。提取[下拉]和[上拉]數(shù)據(jù)的設(shè)置類似于[GND_Clamp]和[Power_Clamp]，只是DOUT1引腳使能而不是高阻態(tài)模式。

圖8.I-V 關(guān)鍵字結(jié)構(gòu)的概念圖。

要提取[下拉]的數(shù)據(jù)，DOUT1引腳應(yīng)設(shè)置為邏輯0輸出或0 V。因此，必須設(shè)置適當(dāng)?shù)碾娫措妷?，如圖9所示。在EN引腳上施加相當(dāng)于1.8 V的邏輯高壓以啟用DOUT1引腳，在DIN1引腳上施加相當(dāng)于1.8 V的邏輯高壓，將DOUT1引腳設(shè)置為邏輯0輸出。這可以通過表 5 中所示的真值表得到確認(rèn)。結(jié)果如圖 10 所示。

圖9.ADxxxx OUT1 下拉設(shè)置。

圖 10.ADxxxx OUT1 下拉圖。

放大[下拉]數(shù)據(jù)，它類似于MOSFET的I-V特性曲線，如圖11所示。

圖 11.ADxxxx DOUT1 下拉圖（縮放視圖）。

在保存下拉數(shù)據(jù)時，請注意它構(gòu)成了來自[GND_Clamp]和[下拉]的總電流。這可以在圖 12 中的圖表中更好地解釋。要刪除[GND_Clamp]組件，只需從[下拉]保存的數(shù)據(jù)中逐點(diǎn)減去它。為了更輕松地做到這一點(diǎn)，[GND_Clamp] 和 [下拉] 的直流分析的電壓增量、起始電壓和結(jié)束電壓必須相同。

圖 12.下拉保存數(shù)據(jù)的實(shí)際電流。

獲取上拉數(shù)據(jù)的設(shè)置如圖 13 所示。放置適當(dāng)?shù)碾娫措妷阂詫OUT1設(shè)置為邏輯1（1.8 V）。這可確保上拉元件處于活動狀態(tài)/打開狀態(tài)。然后，VSWEEP也從–1.8 V掃描至+1.8 V，并以VDD為基準(zhǔn)。以這種方式連接VSWEEP可防止用戶格式化數(shù)據(jù)以符合IBIS規(guī)范。

圖 13.ADxxxx DOUT1 上拉設(shè)置和結(jié)果。

就像[下拉]一樣，保存的[上拉]數(shù)據(jù)是總[Power_鉗]和[上拉]電流的結(jié)果。因此，用戶需要通過從保存的[上拉]數(shù)據(jù)中逐點(diǎn)減去[Power_Clamp]組件來刪除它，如果他們的直流掃描參數(shù)相同，則可以輕松完成此操作。一般提醒一下，對所有 I-V 數(shù)據(jù)測量使用相同的直流掃描參數(shù)。

圖 14.來自[上拉]保存數(shù)據(jù)的實(shí)際電流。

[C_comp]

[C_comp] 關(guān)鍵字表示緩沖區(qū)的電容，它具有不同的最小值、典型角和最大角值。它是晶體管和芯片的電容，它與封裝電容不同。[C_comp]可以通過兩種方式提取。可以使用公式1中的公式進(jìn)行近似計算，也可以使用公式2中的公式在引腳由交流電壓供電時計算。

哪里：

我艾克：測量電流的虛值

F：交流電源的頻率

V交流：交流電源的振幅

使用LTspice進(jìn)行C_Comp萃取

緩沖電容可以通過提供具有頻率掃描的交流電壓來提取，如圖15所示。由于提供交流電壓，因此將測量電流的實(shí)部和虛部。電流的極性必須反轉(zhuǎn)，以測量流入緩沖器的電流值，同時用交流電壓供電。測量輸出緩沖電容時，必須從圖15中做出的唯一改變是，交流電源必須連接在輸出引腳中。

圖 15.ADxxxx C_comp提取設(shè)置。

將提供具有任何幅度值的交流電壓，但通常設(shè)置為1 V。它將按照SPICE指令的規(guī)定通過頻率掃描進(jìn)行處理。使用 .AC 命令，默認(rèn)情況下設(shè)置為以波特模式顯示，該模式使用 dB 單位。必須將其設(shè)置為笛卡爾模式才能看到電流的數(shù)值，以便可以直接將其處理為緩沖電容的公式。要查看緩沖電容的波形，用戶必須首先右鍵單擊“波形”窗口并單擊“添加跡線”，然后選擇要測量的引腳。波形圖窗口將顯示兩條線。

實(shí)線表示測量電流的實(shí)際值，虛線表示測量電流的虛值。

圖 16.“將跡線添加到打印”對話框。

要將繪圖設(shè)置從波特圖更改為笛卡爾，請右鍵單擊波形窗口左側(cè)的 y 軸，它應(yīng)打開左縱軸 - 幅度對話框。然后將繪圖表示從波特更改為笛卡爾。

圖 17.將情節(jié)設(shè)置從波特更改為笛卡爾。

LTspice 指令用于C_Comp設(shè)置

LTspice指令用于設(shè)置電路的工作模式、測量變量和過程參數(shù)，以計算C_comp。以下是用于測量緩沖器C_comp值的LTspice指令：

.AC Lin 10 1k 10k：將電路的工作模式設(shè)置為從1 kHz到10 kHz的交流線性頻率掃描。

.Options meascplxfmt：將 .meas 命令的默認(rèn)結(jié)果更改為波特模式、奈奎斯特模式或笛卡爾模式。

.選項(xiàng) measdgt：設(shè)置 .meas 語句的有效數(shù)字?jǐn)?shù)。

.meas語句：這些指令用于查找電路中某些參數(shù)的值。

可以根據(jù)用戶要顯示的參數(shù)修改這些 SPICE 指令。有關(guān)可在LTspice中使用的指令的詳細(xì)說明，請參見LTspice幫助?？梢栽?strong>工具> SPICE 錯誤日志中查看測量語句的結(jié)果。

SPICE錯誤日志中顯示的結(jié)果將以笛卡爾形式出現(xiàn)。x坐標(biāo)是電流和緩沖電容的實(shí)部，而y坐標(biāo)是電流和緩沖電容的虛部。如上所述，在測量緩沖電容時，電流的虛部是緩沖電容所需的部分，因此C_comp的實(shí)際值是圖18中突出顯示的值。

圖 18.測量語句導(dǎo)致 SPICE 錯誤日志。

[上升波形]和[下降波形]

什么是上升和下降波形？

[上升波形]和[下降波形]關(guān)鍵字對輸出緩沖器的開關(guān)行為進(jìn)行建模。建議在輸出模型中包含四個 V-T 數(shù)據(jù)集：負(fù)載以接地為參考的上升和下降波形，以及負(fù)載以 VDD 為參考的上升和下降波形。

提取上升和下降的 V-T 數(shù)據(jù)

為了提取LTspice中OUT1的上升或下降波形，將分段線性（PWL）信號或脈沖電壓電源形式的上升沿或下降沿輸入激勵發(fā)送到輸入引腳。仿真中使用的輸入激勵的轉(zhuǎn)換需要快速，以便為模型提取最快的輸出轉(zhuǎn)換。瞬態(tài)分析將使用 .TRAN 命令，同時測量輸出引腳上的電壓。50 Ω電阻用作負(fù)載，用于提取3態(tài)輸出緩沖器的四個V-T波形的數(shù)據(jù)，但可能會因緩沖器設(shè)計和驅(qū)動能力而異，以實(shí)現(xiàn)輸出轉(zhuǎn)換。50 Ω是 V-T 數(shù)據(jù)提取的默認(rèn)負(fù)載值，因?yàn)樗?PCB 走線阻抗的典型值。50 Ω負(fù)載相對于接地（負(fù)載對地）或VDD（負(fù)載對VDD）連接到緩沖器的輸出引腳。

圖 19.使用脈沖電壓電源對上升沿輸入激勵進(jìn)行采樣。

以地為參考的 50 Ω負(fù)載下的下降波形

為了產(chǎn)生以地為參考的下降輸出波形，需要一個下降沿輸入，并且需要將50 Ω負(fù)載以GND為基準(zhǔn)，如圖20所示。得到的V-T波形如圖21所示，其中輸出建立于約16 ns至20 ns。需要注意的是，瞬態(tài)分析時間應(yīng)該足以捕獲下降波形的穩(wěn)定。

圖 20.ADxxxx設(shè)置，用于以地為參考的50 Ω負(fù)載的下降波形。

圖 21.ADxxxx下降波形的結(jié)果，以地為參考50 Ω負(fù)載。

VDD 參考 50 Ω負(fù)載時的下降波形

圖22顯示了VDD參考50 Ω負(fù)載的下降波形的設(shè)置和結(jié)果。如圖所示，完全捕獲輸出的下降轉(zhuǎn)換所需的瞬態(tài)時間為50 ns。

圖 22.ADxxxx設(shè)置和DOUT1下降波形的曲線圖，VDD參考50 Ω負(fù)載。

以地為參考的 50 Ω負(fù)載下的上升波形

對于上升波形，使用了PWL信號形式的上升沿輸入激勵。在圖23中，設(shè)置顯示了相對于地連接到輸出引腳的負(fù)載電阻，這將產(chǎn)生對地負(fù)載上升的V-T數(shù)據(jù)。

圖 23.ADxxxx設(shè)置和DOUT1上升波形的曲線圖，以地為參考50 Ω負(fù)載。

以地為參考的 50 Ω負(fù)載下的上升波形

使用了相同的上升沿輸入激勵，但需要以VDD為基準(zhǔn)的50 Ω。

檢查V-T數(shù)據(jù)正確性的一種方法是查看邏輯低電壓和邏輯高電壓。VDD參考波形應(yīng)具有相同的邏輯低電平和邏輯高電壓電平，邏輯高壓應(yīng)與VDD相同。另一方面，以GND為參考的波形也應(yīng)具有相同的邏輯低電壓和邏輯高電壓，邏輯低電壓電平應(yīng)約為0 V。

圖 24.ADxxxx設(shè)置和DOUT1上升波形的曲線圖，VDD參考50 Ω負(fù)載。

導(dǎo)出波形

然后，必須通過執(zhí)行以下步驟來保存從四個設(shè)置中提取的V-T波形：

右鍵單擊繪圖。

將鼠標(biāo)懸停到文件，然后單擊將數(shù)據(jù)導(dǎo)出為文本。

圖 25.將LTspice圖保存為文本文件。

選擇要導(dǎo)出的波形以及要導(dǎo)出的目錄。

圖 26.選擇跟蹤并設(shè)置保存目錄。

使用LTspice的斜坡數(shù)據(jù)提取

[Ramp] 關(guān)鍵字是在上升或下降過渡邊沿的 20% 到 80% 處采集的上升和下降 VT 數(shù)據(jù)的斜坡速率 （dV/dt） 表示。這種方法可以在LTspice上實(shí)現(xiàn)，因?yàn)樗軌蚴褂?MEAS 和 .參數(shù)指令。斜坡提取過程可以通過在VT波形設(shè)置上添加SPICE指令來完成。這意味著可以同時提取斜坡和VT波形。

圖27顯示了上升波形斜坡計算的設(shè)置。為了計算下降波形的斜坡，VLO和VHI的時間值應(yīng)該互換，因?yàn)橄陆敌逼碌妮敵霾ㄐ螐木彌_器的邏輯高電平開始，然后過渡到邏輯低電平。

圖 27.ADxxxx VT設(shè)置，帶有用于上升波形斜坡提取的附加指令。

用于斜坡提取的LTspice指令

用于斜坡提取的 SPICE 指令是： 。TRAN，這是用于VT上升/下降波形的SPICE指令;選項(xiàng)，將將顯示在 SPICE 錯誤日志上的輸出設(shè)置為笛卡爾模式，并將其限制為所需的有效位數(shù);和。MEAS，用于斜坡的實(shí)際計算。

VLO：表示邏輯低電壓。

VHI：表示邏輯高壓。

Diff：表示躍遷的20%點(diǎn)處的電壓，該電壓將分別與VLO和VHI參數(shù)相加和相減，以獲得躍遷的20%和80%點(diǎn)。

VX 和 VY：表示上升/下降過渡沿 20% 和 80% 點(diǎn)處的電壓。

dV 和 dT：這些是 IBIS 模型的 [Ramp] 關(guān)鍵字的計算值。

圖 28.上升斜坡波形說明。

圖 29.用于斜坡速率計算的 SPICE 錯誤日志。

構(gòu)建IBIS模型

所有提取的I-V和V-T數(shù)據(jù)都被編譯到IBIS模型（.ibs）文件中。下面是IBIS文件的實(shí)際模板，用戶可以將其用作構(gòu)建IBIS模型的參考。

一個.ibs文件以[IBIS Ver]關(guān)鍵字開頭，后跟其文件名和修訂號。IBIS 版本 3.2 將在 [IBIS Ver] 關(guān)鍵字中使用，因?yàn)樗墙?3 態(tài)輸出緩沖區(qū)所需的最低版本。.ibs 文件的文件名和 [文件名] 關(guān)鍵字中的文件名應(yīng)相同;否則，解析器會將其檢測為錯誤。此外，文件名不應(yīng)包含任何大寫字母，因?yàn)榉治銎髦辉试S在文件名中使用小寫字母。其他重要的關(guān)鍵字將在本節(jié)的后半部分討論。

.ibs 文件的下一部分包括 [組件]、[制造商]、[包] 和 [Pin] 關(guān)鍵字。ADxxxx有兩個輸入緩沖器（DIN1和EN）和一個輸出緩沖器（DOUT1），因此其IBIS模型總共有三個緩沖器模型。[Package] 關(guān)鍵字通過 RLC 封裝寄生值用作器件的封裝模型。所有設(shè)備緩沖區(qū)的型號名稱都在 [Pin] 關(guān)鍵字下定義，該關(guān)鍵字類似于命名變量，并在 [Model] 關(guān)鍵字下定義。

在 .ibs 文件的下一部分，使用測量的 I-V 和 V-T 數(shù)據(jù)對器件的數(shù)字緩沖器進(jìn)行建模。緩沖區(qū)模型的內(nèi)容因 Model_type 變量中指定的緩沖區(qū)類型而異。由于模型cmos_di1是輸入緩沖區(qū)，因此其緩沖區(qū)模型僅包含C_comp、[Power_Clamp] 和 [GND_Clamp] 數(shù)據(jù)。輸入緩沖器模型還包括其VINH和VINL值，這兩個值都可以在器件數(shù)據(jù)手冊中找到。鑒于DIN1和EN都是輸入緩沖器，它們的緩沖器模型具有相同的結(jié)構(gòu)。

另一方面，3 態(tài)緩沖區(qū)模型包含一些類似于輸入緩沖區(qū)模型但具有附加 I-V 和 V-T 數(shù)據(jù)的關(guān)鍵字。cmos_out1的緩沖模型包括一個額外的子級儀表Cref（代表輸出容性負(fù)載）和Vmeas（表示參考電壓電平）。通常，使用的 Vmeas 是 VDD 值的一半。

除了C_comp、[Power_Clamp] 和 [GND_Clamp] 之外，三態(tài)緩沖區(qū)還有其他 I-V 數(shù)據(jù)：[上拉] 和 [下拉]。

最后，所有IBIS模型都應(yīng)使用[結(jié)束]關(guān)鍵字關(guān)閉。

IBIS模型驗(yàn)證

如本系列文章的第一部分所述，IBIS模型驗(yàn)證由解析器測試和關(guān)聯(lián)過程組成。這些是確保IBIS文件符合IBIS規(guī)范并且模型性能接近參考SPICE模型的必要步驟。

解析器測試

在上一節(jié)中創(chuàng)建的IBIS文件應(yīng)首先經(jīng)過解析器測試，然后再進(jìn)入關(guān)聯(lián)過程。ibischk是用于檢查IBIS文件的黃金解析器。這將檢查IBIS文件是否符合IBIS協(xié)會設(shè)定的規(guī)范。更多詳細(xì)信息可在 ibis.org 在撰寫本文時，使用的最新解析器是 ibischk 版本 7。

在執(zhí)行解析器測試時，最好使用集成了ibischk的IBIS模型編輯軟件，例如Cadence模型完整性和Hyperlynx可視化IBIS編輯器。這些工具便于檢查語法。但是，如果用戶沒有其中任何一個，則可執(zhí)行代碼在 ibis.org 是免費(fèi)的。它是在各種操作系統(tǒng)上編譯的，因此用戶不必?fù)?dān)心使用哪種操作系統(tǒng)。

關(guān)聯(lián)程序

在此驗(yàn)證階段，需要檢查IBIS模型的性能是否與參考（在本例中為SPICE模型）相似。表7顯示了從0級到3級的不同IBIS質(zhì)量等級。它描述了IBIS模型對參考的準(zhǔn)確性，具體取決于它所經(jīng)歷的測試。在這種情況下，由于參考是ADxxxx SPICE模型，因此生成的IBIS模型可以符合2a級。這意味著它通過了解析器測試，具有數(shù)據(jù)手冊中描述的正確且完整的參數(shù)集，并且通過了相關(guān)過程。

要將IBIS模型與參考SPICE模型相關(guān)聯(lián)，可以遵循一些常規(guī)步驟。圖 30 的流程圖總結(jié)了這些內(nèi)容。

圖 30.IBIS到SPICE模型相關(guān)性的流程圖。

設(shè)定品質(zhì)因數(shù)

相關(guān)性的基礎(chǔ)是，在相同的加載條件和輸入激勵下，IBIS模型的行為應(yīng)與SPICE模型數(shù)字接口相同。這意味著它們的輸出理論上應(yīng)該直接位于彼此之上。一般來說，有兩種方法可以描述IBIS模型輸出與SPICE模型參考的接近程度：定性和定量方法。用戶可以采用這兩種方法來確定IBIS模型與SPICE模型的關(guān)聯(lián)關(guān)系。

定性FOM測試?yán)糜脩舻挠^察結(jié)果。它涉及對兩個輸出的目視檢查，以確定相關(guān)性是否通過。這可以通過疊加IBIS和SPICE的輸出結(jié)果來完成，并使用工程判斷來確定圖形是否相關(guān)。它可以作為相關(guān)性的初步測試，然后再進(jìn)行定量FOM測試。當(dāng)接口以相對較低的頻率或比特率運(yùn)行時，此測試就足夠了。

另一個定性FOM測試在IBIS IO緩沖器精度手冊中介紹，即曲線包絡(luò)指標(biāo)。它使用由過程電壓溫度極端值定義的最小和最大曲線。最小曲線和最大曲線用作相關(guān)性的邊界。為了達(dá)到及格分?jǐn)?shù)，IBIS結(jié)果上的所有點(diǎn)都應(yīng)落在最小和最大曲線內(nèi)。此方法不適用于本文，因?yàn)檫@僅限于典型條件。

定量FOM測試使用數(shù)學(xué)運(yùn)算來衡量IBIS與SPICE的相關(guān)性。曲線疊加指標(biāo)也出現(xiàn)在IBIS IO緩沖精度手冊中，它使用IBIS和SPICE輸出的數(shù)據(jù)點(diǎn)。它計算IBIS和參考數(shù)據(jù)點(diǎn)之間x軸或y軸差異的絕對值之和除以軸中使用的總范圍與點(diǎn)數(shù)的乘積。公式3對此進(jìn)行了說明，適合作為本文用例中的相關(guān)方法。但是，還有其他因素需要考慮。公式3中給出的FOM要求IBIS和SPICE的結(jié)果應(yīng)映射到公共x-y網(wǎng)格上，這將使用數(shù)值算法和插值方法。如果用戶想要進(jìn)行快速定量FOM測試，本文介紹了另一種方法，即曲線面積度量，它使用曲線和x軸限定的區(qū)域。

曲線面積度量以SPICE結(jié)果為參考，比較IBIS曲線下計算面積。它的定義見公式4。但是，在進(jìn)行曲線面積度量測試之前，需要創(chuàng)建的模型通過定性測試。這確保了IBIS和SPICE曲線同相并相互疊加。在獲取曲線下的面積時，用戶可以使用梯形規(guī)則或中點(diǎn)規(guī)則等數(shù)值方法，因?yàn)镮BIS和SPICE結(jié)果使用相同的方法。在使用此方法時，建議使用盡可能多的點(diǎn)，以更好地近似區(qū)域。

驗(yàn)證 ADxxxx IBIS 模型

IBIS模型驗(yàn)證的第一步是解析器測試。圖 31 顯示了使用 HyperLynx 可視化 IBIS 編輯器編寫的 adxxxx.ibs IBIS 模型文件的解析器測試結(jié)果。當(dāng)用戶執(zhí)行解析器測試時，目標(biāo)是不接收任何錯誤。如果出現(xiàn)任何錯誤或警告提示，模型制作者需要修復(fù)它們。這保證了IBIS模型在仿真工具之間的兼容性。

圖 31.ADxxxx 解析器測試結(jié)果。

下一步涉及設(shè)置 FOM 參數(shù)。本文僅限于使用定性FOM和曲線面積指標(biāo)作為相關(guān)性度量。該測試將涉及IBIS和SPICE使用相同的負(fù)載條件和輸入激勵的瞬態(tài)響應(yīng)曲線。計算出的曲線面積指標(biāo)FOM應(yīng)為≥95%才能通過相關(guān)性。DOUT1、DIN1 和 EN 的相關(guān)性在以下各節(jié)中顯示。

杜特1

LTspice上用于DOUT1相關(guān)性的SPICE測試平臺如圖32所示。在原理圖上放置了適當(dāng)?shù)碾妷弘娫匆詥⒂?a target="_blank">驅(qū)動器，并在DIN1引腳上放置一個脈沖信號源以驅(qū)動DOUT1。在LTspice中完成DOUT1驅(qū)動器模型需要額外的組件。C_comp代表芯片電容。將C_comp和C_load添加到LTspice模型后，放置RLC封裝寄生效應(yīng)（R_pkg、L_pkg、C_pkg）和C_load。

圖 32.LTspice DOUT1相關(guān)測試平臺。

DOUT1 IBIS 模型相關(guān)性測試平臺是在是德科技高級設(shè)計系統(tǒng) （ADS） 上設(shè)置的，如圖 33 所示。相同的輸入激勵、C_load、電壓源和瞬態(tài)分析用作LTspice測試平臺。但是，C_comp和RLC封裝寄生效應(yīng)未放置在ADS原理圖上，因?yàn)樗鼈円呀?jīng)包含在3態(tài)IBIS模塊中。

圖 33.ADS OUT1 相關(guān)測試平臺。

瞬態(tài)響應(yīng)曲線是從C_load開始測量的。LTspice和ADS結(jié)果已被比較并相互疊加以進(jìn)行定性FOM。如圖34所示，LTspice和ADS DOUT1響應(yīng)非常相似。差異可以用曲線面積度量來量化。曲線下的面積是在1 μs瞬態(tài)持續(xù)時間內(nèi)計算的。計算出的曲線面積指標(biāo)為 99.79%，滿足設(shè)定的 ≥95% 通過條件。因此，DOUT1 IBIS模型與SPICE模型相關(guān)。

圖 34.LTspice與IBIS模型OUT1響應(yīng)。

DIN1 和 EN

在驗(yàn)證輸入端口時，LTspice和ADS的瞬態(tài)響應(yīng)曲線將通過定性FOM和曲線面積指標(biāo)相關(guān)聯(lián)。LTspice中的測試平臺如圖35所示。這適用于 DIN1 和 EN 引腳。與DOUT1一樣，提取的C_comp放置在DIN1端口，然后是RLC封裝寄生效應(yīng)。之后，連接一個50 Ω R_series電阻，后接一個輸入激勵脈沖電壓電源。用于測量響應(yīng)的探測點(diǎn)在DIN1_probe。

圖 35.LTspice DI1 相關(guān)測試平臺。

用于驗(yàn)證輸入端口的是德科技 ADS 測試平臺如圖 36 所示。類似地，在輸入端口之前放置一個R_series 50 Ω電阻，并使用相同的輸入脈沖激勵。未放置C_comp和RLC寄生效應(yīng)，因?yàn)樗鼈円呀?jīng)包含在IBIS模塊中。用于測量瞬態(tài)響應(yīng)的探頭處于DI1_probe。

圖 36.ADS DI1 相關(guān)測試平臺。

LTspice和ADS的瞬態(tài)響應(yīng)曲線相互疊加，用于定性FOM測試。如圖37所示，曲線是相同的——LTspice曲線完全落后于ADS曲線。DI1 的計算曲線面積指標(biāo)為 100%，滿足設(shè)定的 ≥95% 通過條件。從EN引腳相關(guān)結(jié)果中也獲得了相同的繪圖和曲線面積度量。

圖 37.LTspice與IBIS模型DI1響應(yīng)。

結(jié)語

本文介紹了如何使用LTspice提取數(shù)據(jù)和構(gòu)建IBIS模型的方法。它還提供了一種通過定性FOM和通過曲線面積度量定量FOM將IBIS模型與參考SPICE模型相關(guān)聯(lián)的方法。這可以讓用戶確信IBIS模型的行為與SPICE模型類似。盡管本文未介紹其他類型的數(shù)字 IO，但提取C_comp、I-V 數(shù)據(jù)和 V-T 數(shù)據(jù)的過程可以作為創(chuàng)建其他類型的 IO 模型的墊腳石。