毫無(wú)疑問(wèn)，信息時(shí)代的一個(gè)標(biāo)志是收集、處理和分發(fā)越來(lái)越大的數(shù)據(jù)塊的需求激增。在通信網(wǎng)絡(luò)中，這意味著基礎(chǔ)設(shè)施和連接到它的組件有更多的帶寬。在醫(yī)療行業(yè)，這轉(zhuǎn)化為來(lái)自掃描、X 射線和其他儀器的更詳細(xì)信息。與此相關(guān)的是，對(duì)帶寬快速擴(kuò)展的測(cè)試和分析轉(zhuǎn)化為對(duì)電子測(cè)試設(shè)備更高速度和容量的需求。

這種對(duì)數(shù)據(jù)的永不滿足的需求導(dǎo)致JEDEC需要引入JESD204標(biāo)準(zhǔn)，用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的高速串行鏈路。該標(biāo)準(zhǔn)的“B”修訂版于2011年發(fā)布，將串行鏈路數(shù)據(jù)速率提高到12.5 Gbps，以滿足當(dāng)今基于轉(zhuǎn)換器的應(yīng)用的更高帶寬要求。在許多此類應(yīng)用中，數(shù)據(jù)需要以已知且一致的延遲遍歷系統(tǒng)，從電源周期到電源周期。這個(gè)概念被稱為確定性延遲（DL），JESD204B標(biāo)準(zhǔn)中也引入了這一要求的規(guī)定。在此修訂版發(fā)布之前，需要確定性延遲的系統(tǒng)設(shè)計(jì)人員使用外部應(yīng)用層電路來(lái)實(shí)現(xiàn)這一要求。在JESD204B標(biāo)準(zhǔn)中，引入了三個(gè)子類。子類 0 旨在向后兼容 JESD204A 標(biāo)準(zhǔn)，并且沒(méi)有實(shí)現(xiàn)確定性延遲的規(guī)定。子類 1 引入了一個(gè)稱為 SYSREF 的外部參考信號(hào)，它為采樣時(shí)序提供系統(tǒng)級(jí)基準(zhǔn)。子類2定義了如何將SYNC~信號(hào)用作采樣時(shí)序的系統(tǒng)級(jí)基準(zhǔn)。在每種情況下，它都是可用于實(shí)現(xiàn)確定性延遲的示例時(shí)序參考。本文旨在闡明三個(gè)JESD204B子類之間的操作區(qū)別，并為讀者提供有關(guān)實(shí)現(xiàn)其各自確定性延遲功能的工作知識(shí)。

需要確定性延遲的系統(tǒng)設(shè)計(jì)人員在此修訂版發(fā)布之前使用外部應(yīng)用層電路來(lái)實(shí)現(xiàn)此要求。

確定性延遲概述

JESD204B標(biāo)準(zhǔn)將確定性延遲定義為基于幀的樣本到達(dá)串行發(fā)射器與基于幀的樣本從串行接收器輸出之間的時(shí)間差。延遲在幀時(shí)鐘域中測(cè)量，并且必須以至少與幀時(shí)鐘周期一樣小的增量進(jìn)行編程。延遲必須在上電周期之間以及任何重新同步事件之間重復(fù)。該定義如圖 1 所示。

圖1.確定性延遲說(shuō)明。

JESD204系統(tǒng)中的確定性延遲由固定延遲和可變延遲組成?？勺冄舆t是數(shù)字處理模塊中時(shí)鐘域之間從電源周期到電源周期的任意相位關(guān)系的結(jié)果。在JESD204A和JESD204B子類0系統(tǒng)中，無(wú)法考慮可變延遲。因此，鏈路上的延遲存在電源周期變化。

子類 0

子類0主要在JESD204B標(biāo)準(zhǔn)中提供，以確保向后兼容JESD204A器件。如果系統(tǒng)設(shè)計(jì)人員希望將具有傳統(tǒng)JESD204A接口的自定義ASIC連接到具有更新功能的JESD204B轉(zhuǎn)換器，則可能需要這樣做。

JESD204B標(biāo)準(zhǔn)的要求

JESD204B標(biāo)準(zhǔn)提供了在子類0模式下運(yùn)行的要求和建議，這些要求和建議可能與其他子類的要求不同。最值得注意的是，對(duì)SYNC~信號(hào)的要求與子類1不同。

SYNC~ 要求（也適用于子類 2）：

JESD204B接收器的SYNC~輸出必須與接收器的幀時(shí)鐘同步

還要求發(fā)射器的幀時(shí)鐘與SYNC~同步;這可以通過(guò)允許發(fā)射器的SYNC~輸入復(fù)位幀時(shí)鐘計(jì)數(shù)器來(lái)實(shí)現(xiàn);必須指定從 SYNC~ 輸入到幀時(shí)鐘邊界的延遲

建議使用與器件時(shí)鐘（例如LVDS）相同的邏輯

不得交流耦合

必須指定接收器器件引腳上的 SYNC~ 延遲 （tDS_R） 器件時(shí)鐘

在幀時(shí)鐘比設(shè)備時(shí)鐘快的系統(tǒng)中，SYNC~使用幀時(shí)鐘啟動(dòng)和捕獲;無(wú)論如何，仍然指定tDS_R

必須指定SYNC~到發(fā)射器設(shè)備時(shí)鐘的建立和保持時(shí)間

子類 0 操作的含義

單個(gè)JESD204鏈路內(nèi)的通道對(duì)齊通過(guò)在每個(gè)JESD204通道上使用彈性緩沖區(qū)在JESD204接收器中自動(dòng)處理。在初始通道對(duì)齊序列 （ILAS） 期間，將監(jiān)控所有通道，當(dāng)最后一個(gè)到達(dá)通道的多幀對(duì)齊控制字符到達(dá)時(shí)，將同時(shí)釋放所有緩沖區(qū)。如圖 2 所示。

圖2.單個(gè)鏈接內(nèi)的車道對(duì)齊。

盡管建議接收器和發(fā)射器的幀時(shí)鐘都與 SYNC~ 信號(hào)同步（請(qǐng)參閱上面的 SYNC~ 要求），但沒(méi)有機(jī)制可以在整個(gè)系統(tǒng)中同步本地多幀時(shí)鐘 （LMFC）。因此，使用確定性延遲方法無(wú)法跨多個(gè)轉(zhuǎn)換器設(shè)備進(jìn)行鏈路對(duì)齊。相反，配置為單個(gè)JESD204B鏈路一部分的單個(gè)器件內(nèi)的多個(gè)轉(zhuǎn)換器無(wú)需外部電路即可對(duì)齊。LMFC 未對(duì)準(zhǔn)將對(duì)鏈路的總延遲貢獻(xiàn)最多一個(gè)可變延遲的 LMFC。

用于多芯片同步的子類 0 解決方案

實(shí)現(xiàn)確定性延遲的一個(gè)優(yōu)點(diǎn)是，它提供了一種可以進(jìn)行多芯片同步的方法。但是，沒(méi)有必要實(shí)現(xiàn)確定性延遲來(lái)實(shí)現(xiàn)多芯片同步。JESD204標(biāo)準(zhǔn)規(guī)定將控制位添加到采樣數(shù)據(jù)中，以便將有關(guān)樣本的信息從發(fā)射器傳送到接收器。在ADC應(yīng)用中，可以使用控制位作為時(shí)間戳來(lái)標(biāo)記與外部基準(zhǔn)電壓源重合出現(xiàn)的采樣。如果在子類 0 操作模式下使用子類 1 設(shè)備，則可以使用 SYSREF 輸入完成此操作。也可以在連接到單個(gè)邏輯器件的多ADC應(yīng)用中使用SYNC~信號(hào)。多芯片同步的基本要求是ADC具有外部基準(zhǔn)電壓源，并支持JESD204發(fā)送器中的控制位。

ADI公司的AD9625和AD9680是支持多芯片對(duì)準(zhǔn)時(shí)間戳功能的器件。圖 3 顯示了如何使用 SYSREF 輸入對(duì)與此外部基準(zhǔn)重合的樣本進(jìn)行時(shí)間戳的示例。如圖所示，當(dāng)器件時(shí)鐘對(duì)SYSREF進(jìn)行采樣時(shí)，在該樣本中設(shè)置指定的控制位。JESD204B系統(tǒng)中的每個(gè)器件都可以做到這一點(diǎn)。

圖3.在多個(gè)ADC上添加時(shí)間戳控制位。

一旦每個(gè)ADC器件的樣本都帶有時(shí)間戳，下游邏輯器件就可以對(duì)齊樣本，如圖4所示。

圖4.對(duì)齊帶時(shí)間戳的樣本。

子類 1

如前所述，在子類 0 模式下運(yùn)行時(shí)，鏈路內(nèi)的通道對(duì)齊和多芯片對(duì)齊是可以實(shí)現(xiàn)的。然而，許多應(yīng)用不僅依賴于同步來(lái)自多個(gè)器件的樣本，而且還需要已知的確定性延遲，以便在轉(zhuǎn)換器和邏輯器件之間遍歷數(shù)據(jù)。例如，一些ADC應(yīng)用使用反饋環(huán)路來(lái)校準(zhǔn)前端模擬增益。通常，這是使用輸入信號(hào)進(jìn)入接收器來(lái)完成的。然后使用數(shù)字化數(shù)據(jù)來(lái)確定所需的任何調(diào)整。了解從模擬輸入到做出調(diào)整決策的邏輯器件的延遲至關(guān)重要。無(wú)論同步事件如何，此數(shù)據(jù)的到達(dá)時(shí)間在每個(gè)電源周期后都需要相同。在這些應(yīng)用程序中，必須實(shí)現(xiàn)確定性延遲。

在子類0系統(tǒng)中，樣本數(shù)據(jù)在最新通道到達(dá)后從JESD204B接收器釋放。但是，釋放時(shí)間可能因電源周期而異。在子類 1 系統(tǒng)中，定義接收緩沖區(qū)，其釋放時(shí)間以外部 SYSREF 信號(hào)為參考。因此，它不受JESD204B系統(tǒng)中遇到的電源周期變化的影響。圖 5 說(shuō)明了此概念。

圖5.在子類 1 系統(tǒng)中使用 SYSREF 的數(shù)據(jù)釋放時(shí)序。

緩沖區(qū)釋放時(shí)間通過(guò)其與 LMFC 的關(guān)系以 SYSREF 信號(hào)為參考。SYSREF用于對(duì)系統(tǒng)中所有JESD204B器件上的LMFC進(jìn)行相位對(duì)齊。緩沖區(qū)釋放時(shí)間參考此與 SYSREF 對(duì)齊的 LMFC。

實(shí)施子類1的系統(tǒng)要求和準(zhǔn)則

JESD204B系統(tǒng)中確定性延遲的準(zhǔn)確性和可靠性取決于器件時(shí)鐘與SYSREF之間的關(guān)系。器件時(shí)鐘是系統(tǒng)參考時(shí)鐘，采樣時(shí)鐘（典型值）、JESD204B時(shí)鐘和串行器時(shí)鐘均來(lái)自該時(shí)鐘。它用于捕獲SYSREF并對(duì)幀和多幀時(shí)鐘的前緣進(jìn)行相位對(duì)齊，如圖6所示。JESD204B標(biāo)準(zhǔn)提供了SYSREF和器件時(shí)鐘的要求和建議。該標(biāo)準(zhǔn)還提供了有關(guān)PCB布局和系統(tǒng)時(shí)序的指南。但是，如何在JESD204B系統(tǒng)中實(shí)現(xiàn)這些要求取決于應(yīng)用的系統(tǒng)級(jí)要求，例如確定性延遲不確定性（DLU）。確定DLU和應(yīng)用特定實(shí)現(xiàn)的其他細(xì)節(jié)將在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項(xiàng)”中詳細(xì)介紹。

圖6.使用 SYSREF 對(duì)幀時(shí)鐘進(jìn)行相位對(duì)齊。

子類 1 操作的其他關(guān)鍵要求和建議：

必須為JESD204B系統(tǒng)中的所有器件指定從SYSREF前沿到幀和多幀邊界的延遲。在ADI轉(zhuǎn)換器產(chǎn)品中，這被稱為SYSREF至LMFC延遲。

接收緩沖區(qū)用于緩沖數(shù)據(jù)，并使用 SYSREF 對(duì)齊的 LMFC 作為發(fā)布數(shù)據(jù)的確定性參考。JESD204B標(biāo)準(zhǔn)定義了所謂的接收緩沖延遲（RBD）。RBD 是確定緩沖區(qū)深度的因素，指定在 1 到 k 幀周期 （TF） 之間。RBD用于補(bǔ)償系統(tǒng)中的可變延遲。隨著多幀中幀數(shù)的增加，可以容忍更多的可變延遲。ADI DAC器件支持16或32的k值。對(duì)于大多數(shù)應(yīng)用程序，建議設(shè)置為 32。

由于確定性延遲的確切實(shí)現(xiàn)可能因制造商而異，甚至同一制造商的不同設(shè)備也有所不同，因此當(dāng)系統(tǒng)中需要多芯片同步時(shí)，使用相同的轉(zhuǎn)換器型號(hào)非常重要。

將設(shè)備間通道偏差降至最低也很重要。對(duì)于ADI DAC應(yīng)用，器件間偏斜加上最大可變延遲的組合應(yīng)小于（LMFC）的周期。

器件時(shí)鐘和SYSREF應(yīng)由同一器件生成，以確保兩個(gè)信號(hào)的相位對(duì)齊。還應(yīng)盡量減少 SYSREF 和設(shè)備時(shí)鐘的器件間偏斜。

在討論子類0操作和多芯片同步時(shí)提出了SYNC~組合的概念。對(duì)于子類 1 系統(tǒng)，這不是必需的。

系統(tǒng)參照和設(shè)備時(shí)鐘

SYSREF信號(hào)可以是單個(gè)脈沖、周期性方波或間隙周期方波。SYREF 的周期必須是 LMFC 的整數(shù)倍。ADI器件支持所有三種類型的SYSREF信號(hào)。

SYSREF信號(hào)的時(shí)序必須相對(duì)于器件時(shí)鐘進(jìn)行精確控制，以便器件時(shí)鐘采樣邊沿是固定的，并且用戶知道。如前所述，SYSREF信號(hào)必須與器件時(shí)鐘同步。因此，建議由在整個(gè)系統(tǒng)中提供設(shè)備時(shí)鐘的同一設(shè)備創(chuàng)建 SYSREF 生成。AD9525是一款適合此任務(wù)的ADI器件。

JESD204B標(biāo)準(zhǔn)中的時(shí)鐘分布偏斜和其他偏斜要求更像是指南，而不是規(guī)則。引入它們是為了說(shuō)明為反序列化器推薦的糾偏功能量提供理由。您可以在JESD204B標(biāo)準(zhǔn)的第4.12節(jié)中找到這些描述。確定SYSREF和時(shí)鐘偏差的實(shí)用指南在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項(xiàng)”中提供。

子類 2

子類 2 系統(tǒng)不使用外部信號(hào)來(lái)提供時(shí)序參考，而是使用 SYNC~ 信號(hào)來(lái)提供確定性延遲和多芯片同步。這種實(shí)現(xiàn)方案的主要優(yōu)點(diǎn)是減少了JESD204B系統(tǒng)中的引腳數(shù)和凈數(shù)?；叵胍幌拢宇?1 中的 SYSREF 背后的思想是，它用于同步系統(tǒng)中所有設(shè)備之間的內(nèi)部幀和多幀時(shí)鐘。由于 SYNC~ 是基于接收器的 LMFC 生成的，因此它攜帶 LMFC 定時(shí)信息，可用于在接收器和發(fā)射器之間實(shí)現(xiàn)與使用外部基準(zhǔn)相同的同步。SYNC~需要比子類1 SYNC~更高的功能和精度。這些要求和系統(tǒng)同步時(shí)序要求導(dǎo)致可實(shí)現(xiàn)的器件時(shí)鐘頻率較低。這將在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)注意事項(xiàng)”中詳細(xì)介紹。

使用 SYNC~ 作為時(shí)序參考時(shí)滿足時(shí)序要求的挑戰(zhàn)與使用 SYSREF 時(shí)的挑戰(zhàn)相似。系統(tǒng)時(shí)序精度僅限于PCB上SYNC~和器件時(shí)鐘的分布偏差，以及它們的傳播延遲。精度的分辨率將取決于器件時(shí)鐘周期。與子類 1 一樣，系統(tǒng) DLU 要求將確定分布偏斜限制。

在子類 1 系統(tǒng)中，器件時(shí)鐘/SYSREF 源是主基準(zhǔn)，其同步請(qǐng)求來(lái)自邏輯器件。在子類 2 系統(tǒng)中，邏輯器件是主時(shí)序控制器，負(fù)責(zé)對(duì)鏈路兩側(cè)的 LMFC 相位進(jìn)行校正。如何實(shí)現(xiàn)這一點(diǎn)取決于系統(tǒng)是基于DAC的系統(tǒng)還是基于ADC的系統(tǒng)。

ADC 子類 2 實(shí)現(xiàn)概述

在子類2 ADC應(yīng)用中，SYNC~解置由檢測(cè)時(shí)鐘（通常是器件時(shí)鐘）捕獲，用于復(fù)位其LMFC的相位。檢測(cè)到并捕獲SYNC~后，除了重置其本地LMFC外，JESD204B發(fā)射器將開(kāi)始傳輸K28.5字符，并將繼續(xù)這樣做，直到系統(tǒng)時(shí)鐘穩(wěn)定為止。時(shí)鐘穩(wěn)定后，同步過(guò)程的ILAS部分將在LMFC邊界上開(kāi)始。在ADC系統(tǒng)中，ADC的LMFC的對(duì)齊不是一個(gè)迭代過(guò)程，而是通過(guò)單個(gè)SYNC~斷言完成的，如圖7所示。周期性 SYNC~ 也可用于監(jiān)控發(fā)射器 LMFC 的相位對(duì)齊。有關(guān)更多詳細(xì)信息，請(qǐng)參閱JESD204B標(biāo)準(zhǔn)的第6.4節(jié)。

圖7.使用 SYNC~ 對(duì)幀時(shí)鐘進(jìn)行相位對(duì)齊。

DAC 子類 2 實(shí)現(xiàn)概述

在子類 2 操作中，邏輯器件的 LMFC 是主 LMFC 基準(zhǔn)，轉(zhuǎn)換器 LMFC 必須與其相位對(duì)齊。在子類2 DAC應(yīng)用中，邏輯器件還使用檢測(cè)時(shí)鐘（通常為器件時(shí)鐘）從一個(gè)或多個(gè)DAC器件捕獲SYNC~。邏輯器件將檢測(cè)其自身的 LMFC 和 DAC LMFC 之間的相位差，并在同步的 ILAS 部分向 DAC 發(fā)出調(diào)整命令。ILAS的長(zhǎng)度為四個(gè)多幀，鏈路參數(shù)（包括LMFC相位調(diào)整信息）在第二個(gè)LMFC周期內(nèi)傳輸?shù)浇邮掌鳌＿壿嬈骷騄ESD204B系統(tǒng)中的DAC發(fā)出的LMFC相位調(diào)整命令如下：

PHADJ（相位調(diào)整）：此命令指示是否需要相位調(diào)整。

ADJCNT（調(diào)整計(jì)數(shù)）：此命令指示所需的調(diào)整步驟數(shù)。

ADJDIR（調(diào)整方向）：此命令指示 LMFC 階段是應(yīng)提前還是延遲。

根據(jù)調(diào)整時(shí)鐘分辨率及其與LMFC周期的關(guān)系，DAC的LMFC的調(diào)整可能需要多個(gè)ILAS周期。在DAC上執(zhí)行任何相位調(diào)整后，它會(huì)通過(guò)置位SYNC~低電平來(lái)發(fā)出錯(cuò)誤報(bào)告。邏輯設(shè)備上的發(fā)送器將使用此重新確認(rèn)再次檢測(cè) LMFC 相位差。如果不需要進(jìn)一步調(diào)整，則PHADJ位在ILAS期間復(fù)位，接收器不會(huì)發(fā)出錯(cuò)誤報(bào)告。此時(shí)，LMFC已對(duì)齊，用戶數(shù)據(jù)傳輸可以開(kāi)始。如果需要再次調(diào)整，邏輯器件發(fā)送器將啟動(dòng)該過(guò)程的另一次迭代。有關(guān)更多詳細(xì)信息，請(qǐng)參閱JESD204B標(biāo)準(zhǔn)的第6.4節(jié)。

一旦JESD204B系統(tǒng)中所有器件上的LMFC相位對(duì)齊，就可以通過(guò)與子類1相同的方法實(shí)現(xiàn)確定性延遲。也就是說(shuō)，接收緩沖器的釋放時(shí)間以相位對(duì)齊的LMFC為參考，而不是圖5所示的最后一個(gè)到達(dá)通道數(shù)據(jù)的不確定到達(dá)時(shí)間。唯一的區(qū)別在于LMFC相位對(duì)準(zhǔn)的實(shí)現(xiàn)方式。

實(shí)施子類2的系統(tǒng)要求和準(zhǔn)則

JESD204B系統(tǒng)中確定性延遲的準(zhǔn)確性和可靠性取決于器件時(shí)鐘與JESD204B系統(tǒng)中每個(gè)SYNC~信號(hào)之間的關(guān)系。與子類1一樣，器件時(shí)鐘是系統(tǒng)參考時(shí)鐘，采樣時(shí)鐘、JESD204B時(shí)鐘和串行器時(shí)鐘均從中導(dǎo)出。它用于捕獲 SYNC~，向邏輯器件提供有關(guān)整個(gè)系統(tǒng)中 LMFC 相位關(guān)系的信息。JESD204B標(biāo)準(zhǔn)提供了子類2操作的要求和建議，總結(jié)如下。

對(duì)于模數(shù)轉(zhuǎn)換器：

ADC必須相對(duì)于邏輯器件檢測(cè)到的SYNC~調(diào)整其內(nèi)部幀時(shí)鐘和LMFC（可能還有采樣時(shí)鐘）。

LMFC調(diào)整的分辨率應(yīng)由設(shè)備制造商定義，這將限制系統(tǒng)同步精度。

SYNC~檢測(cè)分辨率應(yīng)由器件制造商定義，這將限制系統(tǒng)同步精度。

必須指定從 SYNC~ 解置到 ADC LMFC 邊界的延遲，如圖 7 所示。

對(duì)于數(shù)字轉(zhuǎn)換器：

DAC 必須能夠按照邏輯器件的指示調(diào)整其內(nèi)部幀時(shí)鐘和 LMFC（如 DAC 子類 2 實(shí)現(xiàn)概述部分所述）。

必須指定DAC LMFC調(diào)整分辨率（以DAC器件時(shí)鐘周期為單位）。

每當(dāng)進(jìn)行相位調(diào)整時(shí)，DAC都必須發(fā)出錯(cuò)誤報(bào)告。

對(duì)于DAC應(yīng)用中的邏輯器件：

它們必須能夠以檢測(cè)時(shí)鐘（通常是設(shè)備時(shí)鐘）的增量檢測(cè) SYNC 相對(duì)于其自身 LMFC 的相位。

他們必須能夠根據(jù)DAC調(diào)整分辨率計(jì)算ADJCNT。

他們必須能夠在ILAS期間向DAC發(fā)送糾正信息（如表1所述）

結(jié)語(yǔ)

為了滿足當(dāng)今和未來(lái)應(yīng)用中對(duì)更快數(shù)據(jù)處理能力的需求，JESD204B將多千兆位接口定義為數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的必要通信通道。確定應(yīng)用程序需要哪個(gè)子類是系統(tǒng)設(shè)計(jì)中的重要步驟。對(duì)于那些不需要確定性延遲的系統(tǒng)，三個(gè)子類中的任何一個(gè)都足夠了，但子類 0 的實(shí)現(xiàn)問(wèn)題最少。如果需要確定性延遲，則子類 1 或子類 2 設(shè)計(jì)應(yīng)考慮其他系統(tǒng)級(jí)考慮因素。在“JESD204B子類（第2部分）：子類1與子類2系統(tǒng)考慮因素”中，我們將仔細(xì)研究其中的一些問(wèn)題，以幫助系統(tǒng)設(shè)計(jì)人員就JESD204B的哪個(gè)子類適合其設(shè)計(jì)做出明智的決定。

審核編輯：郭婷