DATACLK輸出邊沿精度高度依賴于輸入CLK信號的相位噪聲。DATACLKP/N 源自 CLKP/N 輸入，因此對系統(tǒng)的整體保真度貢獻(xiàn)了最少的額外抖動或占空比誤差。本文檔詳細(xì)介紹了MAX19693的建立和保持時序規(guī)格，以及其總峰峰值抖動的實驗室測量。

介紹

系統(tǒng)時序分析通常采用加性抖動計算，以確保在溫度、電壓和工藝變化范圍內(nèi)滿足正確的總線時序。從其他信號派生的時鐘信號表現(xiàn)出占空比失真和抖動增加。千兆赫范圍內(nèi)的時鐘速率會增加這些附加時序誤差的影響。

MAX19693工作在高達(dá)2GHz的時鐘頻率。它對輸入CLK進(jìn)行分頻以創(chuàng)建用于同步上游數(shù)字源的DATACLK信號。DATACLK 信號的微小時序變化可能導(dǎo)致數(shù)據(jù)接口違反設(shè)置和保持時序規(guī)范。準(zhǔn)確量化這些誤差可實現(xiàn)更穩(wěn)健的系統(tǒng)設(shè)計。

數(shù)據(jù)CLK輸出和數(shù)據(jù)輸入時序

MAX19693的負(fù)保持時間會導(dǎo)致采樣窗口在采樣邊沿之前塌陷。但是，負(fù)保持時間并不排除使用更長或正保持時間，它只是意味著采樣在設(shè)置后很早就發(fā)生。保持時間可以更長，設(shè)計人員必須確保它們不違反后續(xù)設(shè)置時間要求。

DAC具有多個具有各種傳播延遲的內(nèi)部時鐘，這些時鐘決定了設(shè)置和 t拿相對于 DATACLK 輸出信號的規(guī)格。MAX19693還支持雙倍數(shù)據(jù)速率（DDR）和四路數(shù)據(jù)速率（QDR）數(shù)字輸入速率。在 DDR 或 QDR 模式下，內(nèi)部時鐘系統(tǒng)的運行速度都比 DATACLK 快。在這種情況下，內(nèi)部CLK在每個偶數(shù)時鐘上升沿采樣，而DATACLK輸出從每個奇數(shù)時鐘上升沿轉(zhuǎn)換。數(shù)據(jù)系統(tǒng)的內(nèi)部工作原理通常被掩蓋，但只要最終用戶遵循時序規(guī)范，它們就不應(yīng)該成為問題。

數(shù)據(jù)輸出函數(shù)

DATACLK是一種差分LVDS信號，用于將源數(shù)據(jù)（FPGA）與DAC輸入時鐘同步，以便在高速下正確進(jìn)行采樣對齊。源自DAC輸入時鐘的內(nèi)部信號用于鎖存四個12位LVDS輸入端口上接收的數(shù)字?jǐn)?shù)據(jù)：DAP/N[11：0]、DBP/N[11：0]、DCP/N[11：0]和DDP/N[11：0]。為了正確對輸入數(shù)據(jù)端口信號進(jìn)行時間對齊，該內(nèi)部鎖存時鐘的一個版本作為輸出信號提供給用戶（DATACLK）。DATACLK 可以配置為 DDR 信號，它使用 DATACLK 的上升沿（0° 相位）和下降沿（180° 相位）來同步輸入數(shù)據(jù)的鎖存，也可以配置為四通道數(shù)據(jù)速率 （QDR），它使用上升（0° 相位）、上升 + 90°、下降（180° 相位）和下降 + 90° 來鎖存 DAC 輸入數(shù)據(jù)。

圖1.DATACLK 輸出和 CLK 輸入時序?qū)R。

LVDS DATACLKP/DATACLKN （DATACLK） 輸出信號通過基本的 D 觸發(fā)器（2 分頻或 4 分頻）和緩沖電路從 CLKP/CLKN （CLK） 輸入 DAC 時鐘獲得。由于DATACLK輸出信號來自CLK輸入信號，因此輸入時鐘上的任何抖動都將轉(zhuǎn)換為輸出時鐘，并增加由內(nèi)部緩沖和時鐘域電路引起的系統(tǒng)抖動誤差。此抖動“加法器”是所調(diào)查的值。

DATACLK 抖動和占空比誤差 – 實驗室分析

使用三種方法來測量DATACLK和CLK抖動，以提取DATACLK的占空比誤差和抖動“加法器”。

首先是使用安捷倫/是德科技無限 DSA91304A（13GHz，40Gsps）數(shù)字信號分析儀，同時使用標(biāo)準(zhǔn) 50？輸入和差分探頭（7GHz，安捷倫 1134A）。輸入DAC CLK的測量表明羅德與施瓦茨SMF100A信號發(fā)生器的抖動值大于預(yù)期。隨后確定數(shù)字信號分析儀（DSA）的指定采樣誤差在500mV范圍內(nèi)為~17mV，從而產(chǎn)生~12ps峰峰值（~12ps）的最佳抖動測量能力。????P-P).DSA的表現(xiàn)比這更好，在~6psP-P，但這不會提供回答 DATACLK 抖動問題所需的整體測量功能。

第二次嘗試使用泰克 Tek 11801C 數(shù)字采樣示波器 （DSO） 同時使用 50？采樣頭 （SD-26） 和高阻抗采樣頭 （SD-14）。遺憾的是，用于 Tek DSO 的觸發(fā)方法要求將輸入信號的一個版本連接到觸發(fā)輸入，通常使用功率分配器和延遲線 （DL-11）。由于 DATACLK 是輸入時鐘的 4 分頻版本，因此采樣邊沿會產(chǎn)生類似眼圖的跡線。Tek 11801C 沒有高級抖動分析，直方圖功能無法提供可靠的測量結(jié)果（大約 40ps?P-P輸入時鐘源的抖動）。

使用泰克 DPO72304SX 數(shù)字熒光示波器 （DPO） 測量 DATACLK 抖動的最終方法取得了成功。

實驗室設(shè)置

MAX19693評估板用于測量抖動。評估板（EV kit）通過FPGA夾層卡（FMC）適配器連接到Xilinx VC707 FPGA評估系統(tǒng)，為MAX19693 RF DAC提供輸入數(shù)據(jù)。羅德與施瓦茨SMF100A信號發(fā)生器配置為2.000GHz、+15dBm輸出，作為連接到CLK SMA的MAX19693EVKIT的CLK源。評估板由兩路實驗室電源供電，一種為兩個V供電1.8V。?DD和 AVCLK，第二個為 3.3V 用于 AVDD。泰克 DPO72304SX DPO 用于測量 CLK 輸入和 DATACLK 輸出抖動值。輸入的CLK信號在評估板上的三路變壓器網(wǎng)絡(luò)之后連接到Tek P7713差分探頭。類似地，另一個P7713差分探頭連接到評估板上R2、R3輸出抽頭的DATA-CLKP/N輸出信號。Tek DPO 配置為觸發(fā)目標(biāo)信號，并設(shè)置為使用 CLK 輸入和 DATACLK 輸出信號的“一鍵抖動”設(shè)置來測量抖動。

實驗室結(jié)果

DAC時鐘輸入抖動和數(shù)據(jù)時鐘輸出抖動的評估可以采取幾種不同的形式。Tek DPO 具有內(nèi)置的分析算法，可測量時間間隔誤差 （TIE）、總抖動 （TJ）、隨機(jī)抖動 （RJ） 和確定性抖動 （DJ）。鑒于兩個信號都應(yīng)該是周期性的，并且基本上是固定的頻率/數(shù)據(jù)速率，這些方法中的任何一種都應(yīng)該指示MAX19693“增加”到系統(tǒng)中的抖動。

圖5.CLK 輸入抖動分析。

圖6.CLK 直方圖、眼圖、TIE 光譜和浴缸圖。

圖7.DATACLK 輸入抖動分析。

圖8.DATACLK 直方圖、眼圖、領(lǐng)帶譜和浴缸圖。

下表匯總了收集的三個數(shù)據(jù)集以及輸入 CLK 和輸出 DATACLK 抖動測量的結(jié)果值：

表 1.CLK 輸入抖動和 DATACLK 輸出抖動測量

直接從輸出峰峰值抖動中減去輸入峰峰值抖動，得到MAX19693的增量或總“增加”抖動。這種“增加”的抖動包括占空比誤差和系統(tǒng)抖動的成分，如表2所示。

表 2.MAX19693 “新增”數(shù)據(jù)抖動

對這三個樣本求平均值，得出總“增加”峰峰值抖動的典型值為3.7ps。

數(shù)據(jù)抖動 – 仿真

仿真結(jié)果使用100mV幅度和10ps脈沖寬度的電源瞬變以及1ps上升/下降時間（500ps周期和+V）運行。e和 -Ve錯開250ps。仿真選項包括無噪聲選項、瞬態(tài)噪聲選項和具有“蠕變”（每個周期10ps）的電源噪聲序列，可提供異步電源噪聲結(jié)果。蠕變仿真為300ns運行，噪聲從100ns開始，在300ns時持續(xù)到結(jié)束，因此允許在200ns噪聲窗口內(nèi)使用大約100個周期的500MHz時鐘。

表 3.MAX19693 模擬數(shù)據(jù)抖動

結(jié)論和建議

對內(nèi)部電路的回顧和分析為“添加”到CLK輸入的DATACLK輸出抖動提供了2~4ps的保守估計。進(jìn)一步的仿真和實際實驗室測量都表明峰峰值抖動值約為3.7ps?；谶@些結(jié)果，Maxim建議MAX19693 DATACLK“增加”輸出抖動的保守值為4ps，用于時序預(yù)算計算。

審核編輯：郭婷