模數(shù)轉(zhuǎn)換器（ADC）在相當(dāng)長的一段時間內(nèi)一直是通信接收器設(shè)計(jì)的主要內(nèi)容。隨著通信技術(shù)的不斷發(fā)展，消費(fèi)者要求更快的數(shù)據(jù)速率和更便宜的服務(wù)。啟用這項(xiàng)技術(shù)的回程服務(wù)提供商面臨著二分法的情況。更快的數(shù)據(jù)速率意味著更多的帶寬，這意味著更快的數(shù)據(jù)轉(zhuǎn)換器可以將模擬無線電波轉(zhuǎn)換為數(shù)字處理。然而，更快的數(shù)據(jù)轉(zhuǎn)換器（GSPS或每秒千兆采樣轉(zhuǎn)換器）——被廣泛稱為RF采樣ADC——也會產(chǎn)生大量數(shù)據(jù)，必須在這些DSP芯片中以更高的速度進(jìn)行處理。這不可避免地增加了無線電接收器的操作成本。

解決方案在于對構(gòu)成RF采樣ADC的硅進(jìn)行巧妙設(shè)計(jì)。利用硅處理的進(jìn)步（謝謝摩爾定律），RF采樣ADC混合在定制數(shù)字處理模塊中，與現(xiàn)有FPGA相比，功耗和面積效率更高。使用這些數(shù)字信號處理模塊還會導(dǎo)致較低的數(shù)據(jù)速率，從而可以使用成本更低的FPGA。這對運(yùn)營商來說是一個雙贏的局面，因?yàn)樗麄兛梢允褂眠@些GSPS ADC進(jìn)行高頻采樣，使用內(nèi)部數(shù)字下變頻器（DDC）快速處理數(shù)據(jù)，并以可管理（低）數(shù)據(jù)速率將其發(fā)送到更便宜的FPGA（或現(xiàn)有一代ASIC）進(jìn)行進(jìn)一步的基帶處理。

將RF采樣ADC與DDC配合使用的另一個優(yōu)點(diǎn)是，這為實(shí)現(xiàn)雙頻段無線電系統(tǒng)提供了一種更靈活、更緊湊、更具成本效益的方法。雙頻無線電系統(tǒng)已經(jīng)存在多年了。傳統(tǒng)上，基站系統(tǒng)設(shè)計(jì)人員通過使用兩條獨(dú)立的無線電路徑（每個頻段一條）來實(shí)現(xiàn)雙頻無線電系統(tǒng)。本文討論一種利用多頻段無線電接收器的方法，該方法使用AD9680等RF采樣ADC對兩個廣泛使用的獨(dú)立頻段進(jìn)行數(shù)字化和處理。本文的第一部分介紹了框圖級實(shí)現(xiàn)，并討論了將GSPS ADC用于雙頻段無線電系統(tǒng)的優(yōu)勢。本文的第二部分將討論TDD LTE頻段34和39（分別稱為頻段A和頻段F）的實(shí)現(xiàn)和數(shù)據(jù)分析，并通過數(shù)據(jù)分析顯示轉(zhuǎn)換器性能。

傳統(tǒng)雙頻無線電接收器

為了滿足客戶對雙頻無線電的需求并滿足整體系統(tǒng)級性能，基站設(shè)計(jì)人員采用了他們最了解的方法：復(fù)制無線電的設(shè)計(jì)兩次，并為每個頻段調(diào)諧一次。這意味著設(shè)計(jì)人員必須將兩個獨(dú)立的無線電硬件設(shè)計(jì)調(diào)諧到客戶選擇的兩個頻段。

例如，如果需要構(gòu)建一個可以支持TDD LTE頻段34（頻段A：2010 MHz至2025 MHz）和頻段39（頻段F：1880 MHz至1920 MHz）的無線電接收器1，設(shè)計(jì)師將打包兩個無線電接收器設(shè)計(jì)。TDD LTE頻段的頻率規(guī)劃如圖1所示。

圖1.顯示 TDD LTE 頻段 34 和 39 的頻率計(jì)劃。

設(shè)計(jì)雙頻無線電接收器以適應(yīng)這些頻段的傳統(tǒng)方法是實(shí)現(xiàn)兩個獨(dú)立的接收器鏈，每個頻段一個。雙頻無線電接收器的框圖示意圖如下圖2所示。2

圖2.雙頻無線電接收器設(shè)計(jì)的傳統(tǒng)方法。

圖2顯示了雙頻無線電的傳統(tǒng)實(shí)現(xiàn)。這種實(shí)現(xiàn)的成本相當(dāng)高，因?yàn)樗鼘?shí)際上是一個系統(tǒng)中的兩個無線電接收器。每個處理元素都是重復(fù)的，以適應(yīng)相應(yīng)的波段。這也適用于 FPGA 資源。每個處理元件都是重復(fù)的，以適應(yīng)相應(yīng)的頻段，從而導(dǎo)致FPGA資源的重復(fù)，增加系統(tǒng)成本和復(fù)雜性，以及額外的功耗。在FPGA接口方面，F(xiàn)PGA資源必須加倍才能容納兩個ADC數(shù)據(jù)流。圖 3 顯示了 FPGA I/O 資源需求或雙頻無線電接收機(jī)系統(tǒng)設(shè)計(jì)的框圖。它顯示了LVDS和JESD204B ADC接口。LVDS數(shù)據(jù)速率較低，但FPGA需要更高的I/O數(shù)量。JESD204B接口需要的FPGAI/O資源數(shù)量較少，但通道速率可能更高，這可能需要更昂貴的FPGA。

圖3.雙頻無線電接收機(jī)傳統(tǒng)方法的FPGA接口要求。

采用RF采樣（GSPS）ADC的雙頻無線電接收器

RF采樣或GSPS ADC可以提供系統(tǒng)設(shè)計(jì)的靈活性。通過利用深亞微米工藝技術(shù)，GSPS ADC可以封裝數(shù)字處理模塊，與FPGA相比，這些模塊能夠以更低的功耗快速處理數(shù)據(jù)。RF采樣ADC的核心是一個高帶寬模擬采樣內(nèi)核，該內(nèi)核以GHz速度采樣。在模擬內(nèi)核之后是大量的數(shù)字信號處理元件。這些數(shù)字下變頻器可用于提取相應(yīng)的頻段。雙頻段接收器的RF采樣ADC設(shè)置內(nèi)部框圖如圖4所示。DDC除了處理信號外，還會降低JESD204B通道上數(shù)據(jù)的通道速率。

圖4.RF采樣ADC的框圖表示，顯示內(nèi)部DDC。

通過增加數(shù)字信號處理模塊，GSPS ADC現(xiàn)在可以單手容納兩個頻段進(jìn)行處理。這對運(yùn)營商來說是一個雙贏的局面，因?yàn)樗麄兛梢允褂眠@些RF采樣ADC進(jìn)行高頻采樣，使用內(nèi)部數(shù)字下變頻器（DDC）快速處理數(shù)據(jù)，并以可管理（低）數(shù)據(jù)速率將其發(fā)送到更便宜的FPGA（或現(xiàn)有一代ASIC）以進(jìn)行進(jìn)一步的基帶處理。這些ADC提供的高帶寬前端使系統(tǒng)設(shè)計(jì)人員能夠捕獲寬頻率（例如兩個無線電頻段）并將其數(shù)字化以進(jìn)行信號處理。下面的圖5顯示了一個雙頻段接收器系統(tǒng)，該系統(tǒng)使用RF采樣ADC和內(nèi)部DDC來提取頻段。與圖2中的實(shí)現(xiàn)方案相比，使用RF采樣ADC的雙頻接收器在實(shí)現(xiàn)過程中要簡單得多。在此實(shí)現(xiàn)中，RF被混頻到數(shù)百M(fèi)Hz寬的高IF，而傳統(tǒng)的雙頻段方法則為數(shù)十MHz寬。BPF 和 VGA 階段是可選的，取決于預(yù)期的系統(tǒng)性能級別。

圖5.使用RF采樣ADC和內(nèi)部DDC提取頻段的雙頻段無線電接收器。

下面介紹了將RF采樣ADC用于雙頻段無線電系統(tǒng)的一些優(yōu)點(diǎn)：

更簡單的前端設(shè)計(jì)

采用RF采樣ADC的雙頻段無線電系統(tǒng)設(shè)計(jì)大大簡化了前端網(wǎng)絡(luò)。對于初學(xué)者來說，只需要一個前端設(shè)計(jì)，而不是兩個（每個頻段一個）。這大大減少了系統(tǒng)主板的物料清單。然后是AAF（抗混疊濾波器）要求，即兩個IF轉(zhuǎn)換器情況下的帶通濾波器（BPF）與GSPS ADC情況下的低通濾波器（LPF）相比。這是因?yàn)镚SPS ADC對輸入信號進(jìn)行了過采樣。3,4現(xiàn)在數(shù)據(jù)被過采樣，數(shù)字下變頻器可以完成抽取和濾波工作。如果頻率規(guī)劃使得二次和三次諧波落出帶外，則降低了對AAF的要求。

更低的系統(tǒng)功耗，更小的外形尺寸

與圖2所示的兩個LNA、兩個混頻器和兩個中頻ADC不同，在RF采樣情況下只需要一個前端（圖5）。從系統(tǒng)級功耗考慮來看，這可節(jié)省大量功耗。較低的系統(tǒng)功耗與對更簡單前端設(shè)計(jì)的需求相結(jié)合，允許系統(tǒng)以更小的外形尺寸制造。

更高效的 FPGA 利用率

當(dāng)使用RF采樣ADC實(shí)現(xiàn)雙頻段無線電系統(tǒng)時，DDC用于提取各個頻段。由于DDC抽取數(shù)據(jù)，輸出采樣速率降低。這使得JESD204B接口具有許多靈活的配置。例如，如果雙通道ADC以1 GSPS采樣并處于全帶寬模式，則在四個通道上以10 Gbps/通道計(jì)算線速。ADI公司JESD204B轉(zhuǎn)換器的線速計(jì)算如下：

哪里

M = 轉(zhuǎn)換器數(shù)量（在本例中為 2）

N' = 每個樣本的轉(zhuǎn)換器位數(shù)（在本例中為 16）

10/8 = 8B10B 開銷

F外= 輸出采樣率（Fsample/Decimation_Ratio;在本例中，全帶寬為 Decimation_Ratio = 1）

L = JESD204B通道數(shù)（在本例中為4）

例如，如果同一雙通道ADC在分進(jìn)制乘8的配置中總共使用四個DDC，則根據(jù)通道數(shù)，ADC將支持許多配置。輸出采樣速率變?yōu)?25 MSPS（1 GSPS ÷ 8）。表 1 列出了不同的配置：

表1

這些靈活的配置使系統(tǒng)設(shè)計(jì)人員可以自由地使用具有更高線速但更好的I/O通道密度的昂貴FPGA，或者使用具有線速限制的現(xiàn)有FPGA/ASIC。

結(jié)論

GSPS ADC在深亞微米硅工藝中的出現(xiàn)，開創(chuàng)了無線電架構(gòu)討論和設(shè)計(jì)的新時代。GSPS ADC具有高帶寬采樣內(nèi)核和數(shù)字下變頻器選項(xiàng)，為重新思考和重新定義無線電架構(gòu)提供了靈活的途徑，以滿足消費(fèi)者不斷增長的需求。這些GSPS ADC提供的功耗和空間的減少將降低這些無線電盒的擁有成本。采用JESD204B接口的當(dāng)前一代ADC提供的靈活輸出選項(xiàng)不會使系統(tǒng)設(shè)計(jì)人員受限于使用昂貴的高線速FPGA或數(shù)字邏輯。

審核編輯：郭婷