Xilinx Vivado LOCK_PINS屬性介紹

LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入（I0,，I1，I2...）綁定到其物理輸入pin上（A6，A5，A4...）。

常用的場景是將 timing-critical 的 LUT 的輸入綁定到其延遲比較低的pin A6 和 A5上。

對于6輸入的LUT，其不同輸入pin之間的延遲查可以達(dá)到幾十到上百皮秒。

下面是使用LOCK_PINS的一個(gè)例子，將I0綁定到A5，I1綁定到A6。（I0為LUT輸入的最低位）

% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
# Which you can verify by typing the following line in the Tcl Console:
% get_property LOCK_PINS $myLUT2

審核編輯：劉清

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原文標(biāo)題：Xilinx LOCK_PINS

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xilinx vivado 2013.4 教程

哪位大神能夠分享一下關(guān)于xilinx vivado 2013.4 的教程啊，小弟感激不敬?。?！

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請問一下Xilinx公司發(fā)布的vivado具體的作用是什么，剛剛接觸到，以前一直用quartus ii，沒有使用過ise，后來今天聽說了vivado，不知道是做什么用的，希望大家都能參與討論中，謝謝。

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`基于 FPAGxilinx vivado 仿真模式介紹本文介紹一下xilinx的開發(fā)軟件 vivado 的仿真模式，

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執(zhí)行picxo v2.6 pre_opt.tcl期間的嚴(yán)重警告

'LOCK_PINS'。該單元格位于SLICE_X354Y120。該單元格已具有“LOCK_PINS”屬性。請?jiān)谌∠聠卧裰叭∠麊卧癫⒅刂?b class='flag-5'>屬性。[lin：636][

發(fā)表于 11-01 10:37

在X上找不到驅(qū)動(dòng)程序

data_out_INST_0] set_property LOCK_PINS {I0：A3} [get_cells r4_i_1] set_property LOCK_PINS {I0： A3

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Xilinx工具：vivado在該圖中，TX_CLK_i連接到pll_x1模塊的輸入時(shí)鐘。然后，pll_x1的輸出時(shí)鐘連接到ODDR。接下來，ODDR的輸出引腳將連接到I / O引腳

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大家好，感謝您的關(guān)注。（這是我在論壇上的第一個(gè)主題?）我已經(jīng)了解到Quartus II具有Logic Lock功能，這對于組中的設(shè)計(jì)人員來說非常方便，并且還具有時(shí)序優(yōu)化功能。我對vivado并不

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了解如何使用Vivado設(shè)計(jì)套件的電路板感知功能快速配置和實(shí)施針對Xilinx評估板的設(shè)計(jì)。

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