通過了解同步電路、時鐘傳輸和時鐘分配網(wǎng)絡(luò)，了解時鐘偏斜、它是什么及其對現(xiàn)代系統(tǒng)的影響。

現(xiàn)代數(shù)字電子產(chǎn)品設(shè)計的最大挑戰(zhàn)之一是滿足時序限制的能力。保持可預(yù)測且組織良好的邏輯操作流的一種方法是在數(shù)字電路中具有控制良好、定義明確的時序。

時鐘偏斜 是這些電路中的一個設(shè)計考慮因素，如果不適當(dāng)考慮，可能會成為重要的故障來源。事實上，在許多情況下，系統(tǒng)的時鐘偏差可能是整體系統(tǒng)速度和

時鐘頻率。要了解時鐘偏差，我們必須首先討論 同步電路。

同步電路和時鐘—最小時鐘周期計算

大多數(shù)現(xiàn)代數(shù)字計算機(jī)的一個基本特征是同步電路。

同步電路需要一種計時機(jī)制來保持有序和周期性的順序邏輯流。在數(shù)字電子產(chǎn)品中，這種計時機(jī)制被稱為時鐘，簡單來說，它是一個 方波 頻率恒定。

如圖1所示，這些電路的工作原理是將靜態(tài)數(shù)據(jù)存儲在數(shù)據(jù)寄存器中，旨在鎖存數(shù)據(jù)，直到寄存器遇到時鐘的上升（或下降）沿。當(dāng)時鐘邊沿發(fā)生時，數(shù)據(jù)從寄存器釋放，通過組合邏輯塊發(fā)送，然后存儲在下一個寄存器上。

圖1. 具有兩個順序寄存器的數(shù)據(jù)路徑同步電路。

這些操作發(fā)生的頻率由時鐘頻率設(shè)置，時鐘頻率由其他幾個參數(shù)設(shè)置。一般方程 最小時鐘周期 定義為：

因為 數(shù)字邏輯往往是同步電路，所有邏輯塊的精確時序?qū)τ谡_的系統(tǒng)行為至關(guān)重要。當(dāng)您考慮將圖1中的設(shè)置從一個數(shù)據(jù)路徑擴(kuò)展到數(shù)百萬個數(shù)據(jù)路徑（就像實際芯片設(shè)計中存在的那樣）時，很快就會發(fā)現(xiàn)保持所有內(nèi)容同步是一項不平凡的挑戰(zhàn)。

在實踐中，時鐘信號通常由晶體振蕩器產(chǎn)生，饋入鎖相環(huán)（PLL），并分布在整個IC到系統(tǒng)內(nèi)的每個邏輯塊和晶體管。這種追求中最大的挑戰(zhàn)之一是時鐘偏斜，它可以定義為順序相鄰寄存器的時鐘信號到達(dá)時間之間的差異。

這種情況可以用數(shù)學(xué)定義為：

發(fā)生時鐘偏斜的傳統(tǒng)設(shè)置如圖2所示，其中時鐘分配網(wǎng)絡(luò)中的延遲導(dǎo)致數(shù)據(jù)寄存器B比寄存器A晚接收其時鐘信號。

圖2. 時鐘偏斜通過在時鐘的傳輸網(wǎng)絡(luò)中插入延遲來證明。

如果接收寄存器晚于發(fā)送寄存器接收時鐘，則偏斜可以定義為正，在相反的情況下，偏斜可以定義為負(fù)。時鐘偏斜成為數(shù)字設(shè)計中的一個嚴(yán)重問題，因為它可能違反同步電路所依賴的時序約束。

例如，給定恒定的時鐘頻率和負(fù)偏斜，如圖3所示，時鐘到達(dá)接收寄存器B的時間比發(fā)送寄存器A早得多。在這種情況下，從發(fā)送寄存器發(fā)送的數(shù)據(jù)將在時鐘到達(dá)后到達(dá)接收寄存器。在這里，數(shù)據(jù)不符合接收寄存器的設(shè)置和保持要求（即，在時鐘到達(dá)時，數(shù)據(jù)在接收寄存器上不容易獲得）。因此，由于接收寄存器無法安全地鎖存數(shù)據(jù)，因此數(shù)據(jù)將丟失。然后，這個概念將產(chǎn)生復(fù)合效應(yīng)，因為依賴于丟失數(shù)據(jù)的未來邏輯操作也將失敗。

圖3. 負(fù)時鐘偏斜導(dǎo)致數(shù)據(jù)在其時鐘之后到達(dá)接收寄存器B。

正如我們在最大時鐘頻率方程中看到的，時鐘偏斜的增加將增加最小時鐘周期并降低系統(tǒng)的最大時鐘頻率。這是因為時鐘偏斜有效地增加了排序開銷，減少了組合邏輯中可用于有用工作的時間。還值得注意的是，時鐘不需要同時交付，但時鐘偏斜通常有一個可接受的誤差范圍。

時鐘偏斜的原因

雖然有很多 時鐘偏斜的原因，它們最終都?xì)w結(jié)為時鐘分配網(wǎng)絡(luò)中延遲的差異。

時鐘偏斜的一個原因

是時鐘分配網(wǎng)絡(luò)中互連之間的不同長度。如果到兩個順序寄存器的時鐘傳送路徑中的互連長度變化很大，則可能會出現(xiàn)時鐘偏斜。沿較短互連行進(jìn)的時鐘將比沿較長互連行進(jìn)的時鐘更快地到達(dá)其寄存器。

時鐘偏差的另一個原因可能是時鐘分配網(wǎng)絡(luò)上互連延遲的差異。即使兩條時鐘傳輸路徑的長度相同，它們也可能因電阻、電容或電感耦合等寄生效應(yīng)而經(jīng)歷不同的延遲。在圖4的示例中，RC寄生效應(yīng)的任何差異都將導(dǎo)致寄存器A和B的時鐘到達(dá)時間的不同延遲。延遲較大的線路上的時鐘信號自然會比延遲較小的信號晚到達(dá)目的地。將互連設(shè)計為具有相同的延遲可能是一項極其困難的任務(wù)。

圖4. RC寄生效應(yīng)的變化會導(dǎo)致時鐘偏差。

時鐘偏斜也可能是由時鐘信號的邏輯路徑延遲差異引起的。例如，在包含時鐘門控的設(shè)計中，時鐘的傳輸路徑中可能存在額外的門，每個門都有自己的負(fù)載電容和傳播延遲。如果不均衡，邏輯路徑的差異可能會導(dǎo)致時鐘交付時間不相等。

其他原因可能包括溫度變化、制造變化和材料缺陷。

通過時鐘分配網(wǎng)絡(luò)最大限度地減少時鐘偏差

隨著時鐘頻率的增加，時鐘偏斜可能成為一個更具挑戰(zhàn)性的問題，因為隨著時鐘頻率的增加，誤差幅度會顯著降低。為了最大限度地減少時鐘偏差，復(fù)雜的同步電路采用類似于圖5所示的時鐘分配網(wǎng)絡(luò)。這些通常也稱為時鐘樹。時鐘樹中的每個逆變器放大時鐘信號以驅(qū)動時鐘樹的下一級。目標(biāo)是使時鐘信號同時到達(dá)所有寄存器輸入。

圖5. 具有并行時鐘驅(qū)動器的時鐘分配網(wǎng)絡(luò)示例。

對于具有數(shù)百萬甚至數(shù)十億個晶體管的超大型IC，時鐘分配網(wǎng)絡(luò)可能比圖4的簡單示例復(fù)雜得多。這些網(wǎng)絡(luò)的創(chuàng)建通常由電子設(shè)計自動化（EDA）軟件自動處理。工程師輸入目標(biāo)頻率、寄存器建立和保持時間限制以及最大時鐘偏斜等關(guān)鍵參數(shù)。然后，軟件生成時鐘分配網(wǎng)絡(luò)以滿足目標(biāo)時序約束。

結(jié)論

時鐘偏斜是數(shù)字集成電路設(shè)計中需要考慮的一個重要主題。如果考慮不當(dāng)，時鐘偏差會對系統(tǒng)性能造成嚴(yán)重破壞，導(dǎo)致系統(tǒng)操作不當(dāng)、數(shù)據(jù)丟失或成為系統(tǒng)時鐘頻率的限制因素。